公开(公告)号：US20070029604A1

公开(公告)日：2007-02-08

申请号：US11546688

申请日：2006-10-12

申请人： Ning Cheng ,  Minh Ngo ,  Hirokazu Tokuno ,  Lu You ,  Angela Hui ,  Yi He ,  Brian Mooney ,  Joan Yang ,  Mark Ramsbey

发明人： Ning Cheng ,  Minh Ngo ,  Hirokazu Tokuno ,  Lu You ,  Angela Hui ,  Yi He ,  Brian Mooney ,  Joan Yang ,  Mark Ramsbey

IPC分类号： H01L29/788

CPC分类号： H01L27/115 ,  H01L27/11568

摘要： The present invention facilitates dual bit memory devices and operation of dual bit memory device by providing systems and methods that employ a relatively thin undoped TEOS liner during fabrication, instead of a relatively thick TEOS layer that is conventionally used. Employment of the relatively thin liner facilitates dual bit memory device operation by mitigating charge loss and contact resistance while providing protection against unwanted dopant diffusion. The present invention includes utilizing a relatively thin undoped TEOS liner that is formed on wordlines and portions of a charge trapping dielectric layer. The relatively thin undoped TEOS liner is formed with a thickness of less than about 400 Angstroms so that contact resistance and charge loss are improved and yet providing suitable protection for operation of the device. Additionally, the present invention includes foregoing with an undoped TEOS liner altogether.

摘要翻译： 本发明通过提供在制造期间使用相对薄的未掺杂TEOS衬垫的系统和方法而不是通常使用的相对较厚的TEOS层来便于双位存储器件和双位存储器件的操作。 使用相对薄的衬垫通过减轻电荷损失和接触电阻而提供双位存储器件操作，同时提供防止不期望的掺杂剂扩散的保护。 本发明包括利用形成在字线和电荷捕获电介质层的部分上的相对薄的未掺杂的TEOS衬垫。 相对薄的未掺杂的TEOS衬垫形成有小于约400埃的厚度，使得接触电阻和电荷损失得到改善，并且为器件的操作提供适当的保护。 此外，本发明包括前述的未掺杂的TEOS衬垫。

公开(公告)号：US20050092983A1

公开(公告)日：2005-05-05

申请号：US10699903

申请日：2003-11-03

申请人： Christopher Lyons ,  Mark Chang ,  Sergey Lopatin ,  Ramkumar Subramanian ,  Patrick Cheung ,  Minh Ngo ,  Jane Oglesby

发明人： Christopher Lyons ,  Mark Chang ,  Sergey Lopatin ,  Ramkumar Subramanian ,  Patrick Cheung ,  Minh Ngo ,  Jane Oglesby

IPC分类号： G11C11/56 ,  G11C13/02 ,  H01L27/115 ,  H01L27/28 ,  H01L29/68 ,  H01L45/00 ,  H01L51/00 ,  H01L29/73

CPC分类号： G11C11/5664 ,  B82Y10/00 ,  G11C13/0014 ,  G11C13/0016 ,  H01L27/285 ,  H01L51/0595

摘要： Systems and methodologies are disclosed for increasing the number of memory cells associated with a lithographic feature. The systems comprise memory elements that are formed on the sidewalls of the lithographic feature by employing various depositing and etching processes. The side wall memory cells can have a bit line of the wafer as the first electrode and operate with a second formed electrode to activate a portion of an organic matter that is formed there between.

摘要翻译： 公开了用于增加与光刻特征相关联的存储单元的数量的系统和方法。 这些系统包括通过采用各种沉积和蚀刻工艺在光刻特征的侧壁上形成的记忆元件。 侧壁存储单元可以具有作为第一电极的晶片的位线，并且与第二形成的电极一起操作以激活在其间形成的有机物的一部分。

公开(公告)号：US20050006712A1

公开(公告)日：2005-01-13

申请号：US10617451

申请日：2003-07-11

申请人： Minh Ngo ,  Mark Ramsbey ,  Tazrien Kamal ,  Pei_ Gao

发明人： Minh Ngo ,  Mark Ramsbey ,  Tazrien Kamal ,  Pei_ Gao

IPC分类号： H01L21/316 ,  H01L21/336 ,  H01L21/768 ,  H01L21/8247 ,  H01L23/552 ,  H01L27/115 ,  H01L29/94

CPC分类号： H01L27/11521 ,  H01L21/02164 ,  H01L21/02274 ,  H01L21/31604 ,  H01L21/76829 ,  H01L21/76834 ,  H01L23/552 ,  H01L27/115 ,  H01L29/66825 ,  H01L2924/0002 ,  H01L2924/00

摘要： A Si-rich silicon oxide layer having reduced UV transmission is deposited by PECVD, on an interlayer dielectric, prior to metallization, thereby reducing Vt. Embodiments include depositing a UV opaque Si-rich silicon oxide layer having an R.I. of 1.7 to 2.0.

摘要翻译： 在金属化之前，通过PECVD在层间电介质上沉积具有减少的UV透射的富Si氧化硅层，从而减少Vt。实施例包括沉积具有1.7至2.0的R.I.的UV不透明的富Si氧化硅层。