公开(公告)号：US20120267683A1

公开(公告)日：2012-10-25

申请号：US13089799

申请日：2011-04-19

申请人： Stephan Kronholz ,  Matthias Kessler ,  Ricardo Mikalo

发明人： Stephan Kronholz ,  Matthias Kessler ,  Ricardo Mikalo

IPC分类号： H01L29/78 ,  H01L21/8234 ,  H01L21/8238 ,  B82Y99/00 ,  B82Y40/00

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848

摘要： Devices are formed with an oxide liner and nitride layer before forming eSiGe spacers. Embodiments include forming first and second gate stacks on a substrate, forming an oxide liner over the first and second gate stacks, forming a nitride layer over the oxide liner, forming a resist over the first gate stack, forming nitride spacers from the nitride layer over the second gate stack, forming eSiGe source/drain regions for the second gate stack, subsequently forming halo/extension regions for the first gate stack, and independently forming halo/extension regions for the second gate stack. Embodiments include forming the eSiGe regions by wet etching the substrate with TMAH using the nitride spacers as a soft mask, forming sigma shaped cavities, and epitaxially growing in situ boron doped eSiGe in the cavities.

摘要翻译： 在形成eSiGe间隔物之前，器件由氧化物衬垫和氮化物层形成。 实施例包括在衬底上形成第一和第二栅极堆叠，在第一和第二栅极堆叠上形成氧化物衬垫，在氧化物衬底上形成氮化物层，在第一栅极堆叠上形成抗蚀剂，在氮化物层上形成氮化物间隔物， 形成用于第二栅极堆叠的eSiGe源极/漏极区域，随后形成用于第一栅极堆叠的卤素/延伸区域，并且独立地形成用于第二栅极叠层的卤素/延伸区域。 实施例包括通过使用氮化物间隔物作为软掩模，用TMAH湿蚀刻衬底来形成eSiGe区域，形成σ形空腔，以及在空腔中外延生长的硼掺杂eSiGe。

公开(公告)号：US08390453B2

公开(公告)日：2013-03-05

申请号：US12241992

申请日：2008-09-30

申请人： Ricardo Mikalo

发明人： Ricardo Mikalo

IPC分类号： G08B13/14

CPC分类号： H01L27/0676 ,  H01L21/76883 ,  H01L23/522 ,  H01L2924/0002 ,  H01L2924/12044 ,  H04Q2213/13095 ,  H01L2924/00

摘要： An integrated circuit with a rectifier element. One embodiment provides a signal source, an electronic circuit and a rectifier element with a copper layer and a cuprous oxide layer adjacent to and in direct contact with the copper layer. The signal source is configured to drive a signal on a signal output terminal that is electrically coupled to the copper layer. The electronic circuit is electrically coupled to the cuprous oxide layer. The rectifier element may be formed between wiring layers of an integrated circuit.

摘要翻译： 具有整流元件的集成电路。 一个实施例提供了一个信号源，一个电子电路和一个具有铜层和氧化亚铜层的整流元件，它与铜层相邻并且与铜层直接接触。 信号源被配置为驱动电耦合到铜层的信号输出端子上的信号。 电子电路电耦合到氧化亚铜层。 整流元件可以形成在集成电路的布线层之间。

公开(公告)号：US20130277204A1

公开(公告)日：2013-10-24

申请号：US13885593

申请日：2011-11-21

申请人： Ricardo Mikalo ,  Jens Dienelt

发明人： Ricardo Mikalo ,  Jens Dienelt

IPC分类号： C23C14/34

CPC分类号： C23C14/34 ,  C23C14/3407 ,  H01J37/3414 ,  H01J37/3417 ,  H01J37/3426

摘要： A method, comprising: generating a vapour of a material from a source of said material comprising a plurality of separate solid pieces of said material supported on a surface of a base in a configuration in which said plurality of solid pieces of said target material are arranged at two or more levels to cover the whole of said surface of said base whilst providing a gap between adjacent pieces at the same level; and depositing said material from said vapour onto a substrate.

摘要翻译： 一种方法，包括：从所述材料的源产生材料的蒸气，所述材料的蒸气包括多个分离的所述材料的固体块，所述多个独立的固体块支撑在基体的表面上，所述构型中所述多个所述目标材料的固体块被布置 在两个或更多个水平上以覆盖所述基座的整个所述表面，同时在相同水平面处的相邻块之间提供间隙; 以及将所述材料从所述蒸气沉积到基底上。

公开(公告)号：US07733698B2

公开(公告)日：2010-06-08

申请号：US11688949

申请日：2007-03-21

申请人： Joachim Deppe ,  Dominik Olligs ,  Christoph Kleint ,  Eike Ruttkowski ,  Ricardo Mikalo

发明人： Joachim Deppe ,  Dominik Olligs ,  Christoph Kleint ,  Eike Ruttkowski ,  Ricardo Mikalo

IPC分类号： G11C16/04

CPC分类号： H01L27/0207 ,  H01L27/105 ,  H01L27/10897 ,  H01L27/11568 ,  H01L27/11573

摘要： A memory device having an array portion including memory cells, and a peripheral portion including conductive lines is disclosed. In one embodiment, portions of the conductive lines adjoin a surface of a semiconductor carrier.

摘要翻译： 公开了具有包括存储单元的阵列部分和包括导线的周边部分的存储器件。 在一个实施例中，部分导线与半导体载体的表面相邻。

公开(公告)号：US08334185B2

公开(公告)日：2012-12-18

申请号：US13089799

申请日：2011-04-19

申请人： Stephan Kronholz ,  Matthias Kessler ,  Ricardo Mikalo

发明人： Stephan Kronholz ,  Matthias Kessler ,  Ricardo Mikalo

IPC分类号： H01L21/336

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848

摘要： Devices are formed with an oxide liner and nitride layer before forming eSiGe spacers. Embodiments include forming first and second gate stacks on a substrate, forming an oxide liner over the first and second gate stacks, forming a nitride layer over the oxide liner, forming a resist over the first gate stack, forming nitride spacers from the nitride layer over the second gate stack, forming eSiGe source/drain regions for the second gate stack, subsequently forming halo/extension regions for the first gate stack, and independently forming halo/extension regions for the second gate stack. Embodiments include forming the eSiGe regions by wet etching the substrate with TMAH using the nitride spacers as a soft mask, forming sigma shaped cavities, and epitaxially growing in situ boron doped eSiGe in the cavities.

摘要翻译： 在形成eSiGe间隔物之前，器件由氧化物衬垫和氮化物层形成。 实施例包括在衬底上形成第一和第二栅极堆叠，在第一和第二栅极堆叠上形成氧化物衬垫，在氧化物衬底上形成氮化物层，在第一栅极堆叠上形成抗蚀剂，在氮化物层上形成氮化物间隔物， 形成用于第二栅极堆叠的eSiGe源极/漏极区域，随后形成用于第一栅极堆叠的卤素/延伸区域，并且独立地形成用于第二栅极叠层的卤素/延伸区域。 实施例包括通过使用氮化物间隔物作为软掩模，用TMAH湿蚀刻衬底来形成eSiGe区域，形成σ形空腔，以及在空腔中外延生长的硼掺杂eSiGe。

公开(公告)号：US20080232170A1

公开(公告)日：2008-09-25

申请号：US11688949

申请日：2007-03-21

申请人： Joachim Deppe ,  Dominik Olligs ,  Christoph Kleint ,  Eike Ruttkowski ,  Ricardo Mikalo

发明人： Joachim Deppe ,  Dominik Olligs ,  Christoph Kleint ,  Eike Ruttkowski ,  Ricardo Mikalo

IPC分类号： G11C16/04

CPC分类号： H01L27/0207 ,  H01L27/105 ,  H01L27/10897 ,  H01L27/11568 ,  H01L27/11573

摘要： A memory device having an array portion including memory cells, and a peripheral portion including conductive lines is disclosed. In one embodiment, portions of the conductive lines adjoin a surface of a semiconductor carrier.

摘要翻译： 公开了具有包括存储单元的阵列部分和包括导线的周边部分的存储器件。 在一个实施例中，部分导线与半导体载体的表面相邻。

公开(公告)号：US20070238240A1

公开(公告)日：2007-10-11

申请号：US11392240

申请日：2006-03-29

申请人： Dominik Olligs ,  Florian Beug ,  Ricardo Mikalo

发明人： Dominik Olligs ,  Florian Beug ,  Ricardo Mikalo

IPC分类号： H01L21/8238

CPC分类号： H01L27/115 ,  H01L27/11568

摘要： A field-effect transistor is formed that has spacers formed by etching openings into a conductive layer and filling the openings with spacer material. The openings are formed together with a gate web in the conductive layer, wherein the gate web is surrounded by the openings on at least two sides. The spacers serve to define lightly doped drain regions arranged in the underlying substrate between a highly doped drain region and a channel region of the transistor. The transistor thus formed is specifically suited for providing high-voltage currents to memory cells of a non-volatile memory array.

摘要翻译： 形成场效应晶体管，其具有通过将开口蚀刻到导电层中并用间隔物材料填充开口而形成的间隔物。 开口与导电层中的栅极网一起形成，其中栅极网在至少两侧上由开口包围。 间隔物用于限定在高掺杂漏极区域和晶体管的沟道区域之间布置在下面的衬底中的轻掺杂漏极区域。 这样形成的晶体管特别适于向非易失性存储器阵列的存储单元提供高电压电流。