公开(公告)号：US20090157981A1

公开(公告)日：2009-06-18

申请号：US12332291

申请日：2008-12-10

申请人： Ryan C. Kinter ,  Darren M. Jones ,  Matthias Knoth

发明人： Ryan C. Kinter ,  Darren M. Jones ,  Matthias Knoth

IPC分类号： G06F12/08 ,  G06F9/30

CPC分类号： G06F9/3834 ,  G06F9/30047 ,  G06F9/3812 ,  G06F9/3877 ,  G06F9/3885 ,  G06F12/0815

摘要： A multiprocessor system maintains cache coherence among processors in a coherent domain. Within the coherent domain, a first processor can receive a command to perform a cache maintenance operation. The first processor can determine whether the cache maintenance operation is a coherent operation. For coherent operations, the first processor sends a coherent request message for distribution to other processors in the coherent domain and can cancel execution of the cache maintenance operation pending receipt of intervention messages corresponding to the coherent request. The intervention messages can reflect a global ordering of coherence traffic in the multiprocessor system and can include instructions for maintaining a data cache and an instruction cache of the first processor. Cache maintenance operations that are determined to be non-coherent can be executed at the first processor without sending the coherent request.

摘要翻译： 多处理器系统保持连贯域中的处理器之间的高速缓存一致性。 在相干域内，第一处理器可以接收执行高速缓存维护操作的命令。 第一处理器可以确定高速缓存维护操作是否是一致的操作。 对于相干操作，第一处理器发送一致的请求消息以分发给相干域中的其他处理器，并且可以在收到对应于相干请求的干预消息之前取消高速缓存维护操作的执行。 干预消息可以反映多处理器系统中的一致性业务的全局排序，并且可以包括用于维护第一处理器的数据高速缓存和指令高速缓存的指令。 确定为非相干的高速缓存维护操作可以在第一处理器处执行，而不发送相干请求。

公开(公告)号：US07424599B2

公开(公告)日：2008-09-09

申请号：US10929097

申请日：2004-08-27

申请人： Kevin D Kissell ,  Darren M. Jones

发明人： Kevin D Kissell ,  Darren M. Jones

IPC分类号： G06F9/312 ,  G06F9/46

CPC分类号： G06F9/3009 ,  G06F8/4442 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/3885 ,  G06F9/4881 ,  G06F9/54

摘要： A multithreading microprocessor is disclosed. The microprocessor includes a plurality of thread contexts. The microprocessor provides instructions that enable a thread context issuing the instructions to move a value between itself and a target thread context distinct from the issuing thread context independent of cooperation from the target thread context. The instructions employ an operand to specify the target thread context. In one embodiment, the microprocessor is also a virtual multiprocessor including a plurality of virtual processing elements. Each virtual processing element includes a plurality of thread contexts. The instructions also employ a second operand to specify the target virtual processing element.

摘要翻译： 公开了一种多线程微处理器。 微处理器包括多个线程上下文。 微处理器提供使得线程上下文能够发出指令的指令，以在独立于来自目标线程上下文的协作之间移动其自身与目标线程上下文之间的值。 指令使用操作数来指定目标线程上下文。 在一个实施例中，微处理器也是包括多个虚拟处理元件的虚拟多处理器。 每个虚拟处理元件包括多个线程上下文。 指令还使用第二操作数来指定目标虚拟处理元件。

公开(公告)号：US07600135B2

公开(公告)日：2009-10-06

申请号：US11107489

申请日：2005-04-14

申请人： Darren M. Jones

发明人： Darren M. Jones

IPC分类号： G06F1/00 ,  G06F1/26 ,  G06F1/32 ,  G06F9/46

CPC分类号： G06F1/32 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/3842 ,  G06F9/3851 ,  G06F9/3863 ,  G06F9/4893 ,  Y02D10/24

摘要： A processor comprises a software control module specifying a power performance metric. A policy manager is responsive to the software control module. A dispatch scheduler is responsive to the policy manager to operate the processor in accordance with the power performance metric.

摘要翻译： 处理器包括指定功率性能度量的软件控制模块。 策略管理器响应软件控制模块。 调度调度器响应于策略管理器以根据功率性能度量来操作处理器。

公开(公告)号：US07917699B2

公开(公告)日：2011-03-29

申请号：US11963503

申请日：2007-12-21

申请人： Jinwoo Kim ,  Darren M. Jones

发明人： Jinwoo Kim ,  Darren M. Jones

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F12/0811 ,  G06F12/0897

摘要： A method of controlling the exclusivity mode of a level-two cache includes generating level-two cache exclusivity control information at a processor in response to an exclusivity mode indicator, and utilizing the level-two cache exclusivity control information to configure the exclusivity mode of the level-two cache.

摘要翻译： 控制二级高速缓存的排他性模式的方法包括响应于独占模式指示器在处理器处产生二级高速缓存独占性控制信息，并且利用二级高速缓存独占性控制信息来配置二级缓存独占性控制信息的排他性模式 二级缓存。

公开(公告)号：US07627770B2

公开(公告)日：2009-12-01

申请号：US11107492

申请日：2005-04-14

申请人： Darren M. Jones

发明人： Darren M. Jones

IPC分类号： G06F1/00

CPC分类号： G06F1/3203 ,  G06F9/3009 ,  G06F9/3851 ,  G06F9/3863 ,  G06F9/485 ,  G06F9/4893 ,  Y02D10/24

摘要： A processor comprises a processor core executing multiple threads. A bifurcated thread scheduler includes an internal processor core component and an external processor core component. The bifurcated thread scheduler identifies when all of the multiple threads are blocked and thereafter automatically enters a default low power sleep mode.

摘要翻译： 处理器包括执行多个线程的处理器核心。 分叉线程调度器包括内部处理器核心组件和外部处理器核心组件。 分叉线程调度程序识别所有多个线程何时被阻止，此后自动进入默认低功耗睡眠模式。

公开(公告)号：US20090164733A1

公开(公告)日：2009-06-25

申请号：US11963503

申请日：2007-12-21

申请人： Jinwoo Kim ,  Darren M. Jones

发明人： Jinwoo Kim ,  Darren M. Jones

IPC分类号： G06F12/00

CPC分类号： G06F12/0811 ,  G06F12/0897

摘要： A method of controlling the exclusivity mode of a level-two cache includes generating level-two cache exclusivity control information at a processor in response to an exclusivity mode indicator, and utilizing the level-two cache exclusivity control information to configure the exclusivity mode of the level-two cache.

摘要翻译： 控制二级高速缓存的排他性模式的方法包括响应于独占模式指示器在处理器处产生二级高速缓存独占性控制信息，并且利用二级高速缓存独占性控制信息来配置二级缓存独占性控制信息的排他性模式 二级缓存。

公开(公告)号：US08234456B2

公开(公告)日：2012-07-31

申请号：US13034567

申请日：2011-02-24

申请人： Jinwoo Kim ,  Darren M. Jones

发明人： Jinwoo Kim ,  Darren M. Jones

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F12/0811 ,  G06F12/0897

摘要： A method of controlling the exclusivity mode of a level-two cache includes generating level-two cache exclusivity control information at a processor in response to an exclusivity mode indicator, and utilizing the level-two cache exclusivity control information to configure the exclusivity mode of the level-two cache.

摘要翻译： 控制二级高速缓存的排他性模式的方法包括响应于独占模式指示器在处理器处产生二级高速缓存独占性控制信息，并且利用二级高速缓存独占性控制信息来配置二级缓存独占性控制信息的排他性模式 二级缓存。

公开(公告)号：US20110153945A1

公开(公告)日：2011-06-23

申请号：US13034567

申请日：2011-02-24

申请人： Jinwoo Kim ,  Darren M. Jones

发明人： Jinwoo Kim ,  Darren M. Jones

IPC分类号： G06F12/08

CPC分类号： G06F12/0811 ,  G06F12/0897

摘要： A method of controlling the exclusivity mode of a level-two cache includes generating level-two cache exclusivity control information at a processor in response to an exclusivity mode indicator, and utilizing the level-two cache exclusivity control information to configure the exclusivity mode of the level-two cache.

摘要翻译： 控制二级高速缓存的排他性模式的方法包括响应于独占模式指示器在处理器处产生二级高速缓存独占性控制信息，并且利用二级高速缓存独占性控制信息来配置二级缓存独占性控制信息的排他性模式 二级缓存。

公开(公告)号：US06742165B2

公开(公告)日：2004-05-25

申请号：US09818946

申请日：2001-03-28

申请人： Lavi A. Lev ,  David A. Courtright ,  John B. Knowles ,  Darren M. Jones

发明人： Lavi A. Lev ,  David A. Courtright ,  John B. Knowles ,  Darren M. Jones

IPC分类号： G06F1750

CPC分类号： G06F17/5045

摘要： A Web-based integrated circuit design system, method and computer program product tool allows design engineers to utilize a well-understood graphical interface (i.e., a Web browser) to access a wealth of data and services. The services and data include competing standard architectures and reference designs. The integrated circuit design tool allows users (e.g., design engineers) to efficiently design cores and systems-on-a-chip (SOCs). The integrated circuit design tool is a “virtual lab” which allows and aides design engineers at every stage of IC product design—architecture choice, implementation options, software development, and hardware design.

摘要翻译： 基于网络的集成电路设计系统，方法和计算机程序产品工具允许设计工程师利用一个很好理解的图形界面（即Web浏览器）来访问大量的数据和服务。 服务和数据包括竞争标准架构和参考设计。 集成电路设计工具允许用户（例如，设计工程师）有效地设计核心和片上系统（SOC）。 集成电路设计工具是一个“虚拟实验室”，它允许和设计工程师在IC产品设计的各个阶段 - 架构选择，实现选项，软件开发和硬件设计。