公开(公告)号：US08001511B1

公开(公告)日：2011-08-16

申请号：US12245858

申请日：2008-10-06

申请人： Trevor J. Bauer ,  Jeffrey V. Lindholm ,  F. Erich Goetting ,  Bruce E. Talley ,  Ramakrishna K. Tanikella ,  Steven P. Young

发明人： Trevor J. Bauer ,  Jeffrey V. Lindholm ,  F. Erich Goetting ,  Bruce E. Talley ,  Ramakrishna K. Tanikella ,  Steven P. Young

IPC分类号： G06F17/50 ,  G01R31/28

CPC分类号： H03K19/177 ,  G06F17/5054 ,  G06F17/5068

摘要： A method of modeling two IC dies using the same software model, although the two dies include physical differences. A first programmable logic device (PLD) die includes first and second portions, and is encoded to render the first portion operational and the second portion non-operational. At a boundary between the two portions, interconnect lines traversing the boundary include a first section in the first portion and a second section in the second portion. The second PLD die includes the first portion of the first PLD die, while omitting the second portion. The interconnect lines extending to the edge of the second die are coupled together in pairs. A software model for both die includes a termination model that omits the pair coupling, adds an RC load compensating for the omitted connection, and (for bidirectional interconnect lines) flags one interconnect line in each pair as being invalid for use by routing software.

摘要翻译： 使用相同的软件模型对两个IC芯片建模的方法，尽管两个芯片包括物理差异。 第一可编程逻辑器件（PLD）管芯包括第一和第二部分，并被编码以使第一部分可操作，第二部分不可操作。 在两部分之间的边界处，穿过边界的互连线包括第一部分中的第一部分和第二部分中的第二部分。 第二PLD管芯包括第一PLD管芯的第一部分，同时省略第二部分。 延伸到第二管芯边缘的互连线成对连接在一起。 两个芯片的软件模型包括一个省略对耦合的终端模型，增加了对省略连接进行补偿的RC负载，以及（对于双向互连线），标记每对中的一条互连线，因为无法使用路由软件。

公开(公告)号：US07498192B1

公开(公告)日：2009-03-03

申请号：US11334341

申请日：2006-01-17

申请人： F. Erich Goetting ,  Trevor J. Bauer ,  Patrick J. McGuire ,  Bruce E. Talley ,  Paul Ying-Fung Wu ,  Steven P. Young

发明人： F. Erich Goetting ,  Trevor J. Bauer ,  Patrick J. McGuire ,  Bruce E. Talley ,  Paul Ying-Fung Wu ,  Steven P. Young

IPC分类号： H01L21/44

CPC分类号： H01L23/00 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods of manufacturing a family of packaged integrated circuits (ICs) having at least two different logic capacities. A first IC die includes two different portions, of which at least one portion can be deliberately rendered non-operational in some manner (e.g., non-functional, inaccessible, and/or non-programmable) within the package. A first set of the first IC dies are packaged such that both portions of the dies are operational. A second set of the first IC dies are packaged such that only the first portion of each die is operational. Once the first and second sets are packaged and the second set of ICs has been evaluated, a decision is made whether or not to manufacture a second IC die that includes the first portion of the first die, while excluding the second portion.

摘要翻译： 制造具有至少两个不同逻辑容量的封装集成电路（IC）系列的方法。 第一IC芯片包括两个不同的部分，其中至少一个部分可以以某种方式（例如，非功能的，不可访问的和/或不可编程的）被故意地变为不可操作的。 第一组第一IC芯片被封装成使得模具的两个部分都可操作。 封装第一组IC芯片，使得只有每个裸片的第一部分可操作。 一旦封装了第一组和第二组，并且已经评估了第二组IC，则决定是否制造包括第一模具的第一部分的第二IC模具，同时排除第二部分。

公开(公告)号：US07451421B1

公开(公告)日：2008-11-11

申请号：US11333865

申请日：2006-01-17

申请人： Trevor J. Bauer ,  Jeffrey V. Lindholm ,  F. Erich Goetting ,  Bruce E. Talley ,  Ramakrishna K. Tanikella ,  Steven P. Young

发明人： Trevor J. Bauer ,  Jeffrey V. Lindholm ,  F. Erich Goetting ,  Bruce E. Talley ,  Ramakrishna K. Tanikella ,  Steven P. Young

IPC分类号： G06F9/455 ,  G06F17/50 ,  H03K19/173 ,  H03K19/177

CPC分类号： H03K19/177 ,  G06F17/5054 ,  G06F17/5068

摘要： A method of modeling two IC dies using the same software model, although the two dies include physical differences. A first programmable logic device (PLD) die includes first and second portions, and is encoded to render the first portion operational and the second portion non-operational. At a boundary between the two portions, interconnect lines traversing the boundary include a first section in the first portion and a second section in the second portion. The second PLD die includes the first portion of the first PLD die, while omitting the second portion. The interconnect lines extending to the edge of the second die are coupled together in pairs. A software model for both die includes a termination model that omits the pair coupling, adds an RC load compensating for the omitted connection, and (for bidirectional interconnect lines) flags one interconnect line in each pair as being invalid for use by routing software.

摘要翻译： 使用相同的软件模型对两个IC芯片建模的方法，尽管两个芯片包括物理差异。 第一可编程逻辑器件（PLD）管芯包括第一和第二部分，并被编码以使第一部分可操作，第二部分不可操作。 在两部分之间的边界处，穿过边界的互连线包括第一部分中的第一部分和第二部分中的第二部分。 第二PLD管芯包括第一PLD管芯的第一部分，同时省略第二部分。 延伸到第二管芯边缘的互连线成对连接在一起。 两个芯片的软件模型包括一个省略对耦合的终端模型，增加了对省略连接进行补偿的RC负载，以及（对于双向互连线），标记每对中的一条互连线，因为无法使用路由软件。

公开(公告)号：US06204689B1

公开(公告)日：2001-03-20

申请号：US09321513

申请日：1999-05-27

申请人： Andrew K. Percey ,  Trevor J. Bauer ,  Steven P. Young

发明人： Andrew K. Percey ,  Trevor J. Bauer ,  Steven P. Young

IPC分类号： H01L2500

CPC分类号： H03K19/1737 ,  H03K19/17704 ,  H03K19/17736 ,  H03K19/17796

摘要： An input/output interconnect (IOI) circuit is provided for coupling input/output (IO) blocks to an array of configurable logic tiles in a field programmable gate array (FPGA). Each of the tiles includes a configurable logic block and a programmable interconnect structure that includes a plurality of intermediate-length buses. The intermediate-length buses are staggered, such that only a subset of the intermediate-length buses routed by a logic block is connected to the logic block. The IOI circuit includes routing circuits at the perimeter of the array for terminating the intermediate-length buses. In one embodiment, the routing circuits connect various ends of unidirectional intermediate-length buses in a U-turn configuration, thereby making use of all of the intermediate-length buses, and maintaining a regular pattern of intermediate-length buses in the tiles. In another embodiment, various ends of bi-directional intermediate-length buses are terminated to long lines through programmable interconnection points (PIPs). In another embodiment, PIPs are provided to enable horizontal long lines to be connected to horizontal intermediate-length buses, which in turn, can be connected to vertical long lines, thereby providing a low-skew, high fanout routing network.

摘要翻译： 提供输入/输出互连（IOI）电路用于将输入/输出（IO）块耦合到现场可编程门阵列（FPGA）中的可配置逻辑块阵列。 每个瓦片包括可配置逻辑块和包括多个中长度总线的可编程互连结构。 中间长度总线是交错的，使得只有由逻辑块路由的中间长度总线的子集连接到逻辑块。 IOI电路包括用于终止中长度总线的阵列周边的路由电路。 在一个实施例中，路由电路将单向中长度总线的各端连接在U形结构中，从而利用所有的中长度总线，并在瓦片中保持中长度总线的规则图案。 在另一个实施例中，双向中间长度总线的各个端点通过可编程互连点（PIP）终止于长行。 在另一个实施例中，提供PIP以使得水平长线能够连接到水平中间长度总线，其又可以连接到垂直长线，从而提供低偏移，高扇出路由网络。

公开(公告)号：US08495122B2

公开(公告)日：2013-07-23

申请号：US11019735

申请日：2004-12-21

申请人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

发明人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

IPC分类号： G06F7/38

CPC分类号： H03K19/17736 ,  H03K19/17732

摘要： Described is a programmable logic device (PLD) with columns of DSP slices that can be cascaded to create DSP circuits of varying size and complexity. Each slice includes a mode port that receives mode control signals for dynamically altering the function and connectivity of related slices. Such alterations can occur with or without reconfiguring the PLD.

摘要翻译： 描述了可编程逻辑器件（PLD），其具有可以级联的DSP片段，以创建不同大小和复杂度的DSP电路。 每个片包括一个模式端口，它接收模式控制信号，用于动态地改变相关片段的功能和连通性。 这种改变可以在或不配置PLD的情况下发生。

公开(公告)号：US07248491B1

公开(公告)日：2007-07-24

申请号：US11044746

申请日：2005-01-26

申请人： Alvin Y. Ching ,  Raymond C. Pang ,  Steven P. Young ,  Thanh Pham

发明人： Alvin Y. Ching ,  Raymond C. Pang ,  Steven P. Young ,  Thanh Pham

IPC分类号： G11C15/00

CPC分类号： G11C15/04 ,  G11C7/1075

摘要： According to one aspect of the invention, a circuit for accessing data in a memory is disclosed. The circuit generally comprises a first port having a read logic circuit and a first output which generates data from the memory. A second port has a read logic circuit and a write logic circuit. A second output is coupled to the second port, and also generates data from the memory. Circuits for separately selecting read and write widths for a port of a memory, such as a random access memory, are disclosed. Finally, other embodiments related to implementing a content addressable memory in a programmable logic device are disclosed. Further, a method of accessing data in a memory is disclosed.

摘要翻译： 根据本发明的一个方面，公开了一种用于访问存储器中的数据的电路。 电路通常包括具有读逻辑电路的第一端口和从存储器产生数据的第一输出。 第二端口具有读逻辑电路和写逻辑电路。 第二输出耦合到第二端口，并且还从存储器产生数据。 公开了用于单独选择存储器的端口（例如随机存取存储器）的读取和写入宽度的电路。 最后，公开了在可编程逻辑器件中实现内容可寻址存储器的其它实施例。 此外，公开了一种访问存储器中的数据的方法。

公开(公告)号：US06204695B1

公开(公告)日：2001-03-20

申请号：US09336357

申请日：1999-06-18

申请人： Peter H. Alfke ,  Alvin Y. Ching ,  Scott O. Frake ,  Jennifer Wong ,  Steven P. Young

发明人： Peter H. Alfke ,  Alvin Y. Ching ,  Scott O. Frake ,  Jennifer Wong ,  Steven P. Young

IPC分类号： H03H19096

CPC分类号： G06F1/10

摘要： A clock gating circuit is provided for a logic device that reduces device resource requirements, eliminates the need for users to define their own clock gating circuit, and eliminates undesirable clock signal disturbances, such as glitches and runt pulses. In one embodiment, the clock gating circuit includes an input terminal for receiving an input clock signal; an input terminal for receiving a clock enable signal; a storage latch coupled to receive the input clock signal and the clock enable signal, and in response, provide a clock gate control signal; and a logic gate coupled to receive the input clock signal and the clock gate control signal. The logic gate selectively routes the input clock signal in response to the clock gate control signal, thereby providing an output clock signal.

摘要翻译： 为逻辑器件提供时钟选通电路，可降低器件资源需求，消除用户定义自己的时钟选通电路的需要，并消除不期望的时钟信号干扰，如毛刺和欠压脉冲。 在一个实施例中，时钟选通电路包括用于接收输入时钟信号的输入端; 用于接收时钟使能信号的输入端; 存储锁存器，其耦合以接收所述输入时钟信号和所述时钟使能信号，并且作为响应，提供时钟门控制信号; 以及耦合以接收输入时钟信号和时钟门控制信号的逻辑门。 逻辑门选择地响应于时钟门控制信号路由输入时钟信号，由此提供输出时钟信号。

公开(公告)号：US07472155B2

公开(公告)日：2008-12-30

申请号：US11019783

申请日：2004-12-21

申请人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

发明人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

IPC分类号： G06F7/38

CPC分类号： H03K19/17736 ,  G06F15/7867 ,  H03K19/17732

摘要： Described is a programmable logic device (PLD) with columns of DSP slices that can be cascaded to create DSP circuits of varying size and complexity. Each DSP slice includes a plurality of operand input ports and a slice output port, all of which are programmably connected to general routing and logic resources. The operand ports receive operands for processing, and a slice output port conveys processed results. Each slice additionally includes a feedback port connected to the respective slice output port, to support accumulate functions in this embodiment, and a cascade input port connected to the output port of an upstream slice to support cascading.

摘要翻译： 描述了可编程逻辑器件（PLD），其具有可以级联的DSP片段，以创建不同大小和复杂度的DSP电路。 每个DSP片包括多个操作数输入端口和片输出端口，所有这些端口都可编程地连接到通用路由和逻辑资源。 操作数端口接收处理的操作数，切片输出端口传送处理结果。 每个切片还包括连接到相应切片输出端口的反馈端口，以支持在该实施例中的累积功能，以及连接到上游切片的输出端口以支持级联的级联输入端口。

公开(公告)号：US07467175B2

公开(公告)日：2008-12-16

申请号：US11019782

申请日：2004-12-21

申请人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

发明人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

IPC分类号： G06F7/38

CPC分类号： H03K19/17736 ,  H03K19/17732

摘要： Described is a programmable logic device (PLD) with columns of DSP slices that can be combined to create DSP circuits of varying size and complexity. DSP slices in accordance with some embodiments includes programmable operand input registers that can be configured to introduce different amounts of delay, from zero to two clock cycles, for example, to support pipelining. In one such embodiment, each DSP slice includes a partial-product generator having a multiplier port, a multiplicand port, and a product port. The multiplier and multiplicand ports connect to the operand input port via respective first and second operand input registers, each of which is capable of introducing from zero to two clock cycles of delay. In another embodiment, the output of at least one operand input register can connect to the input of an operand input register of a downstream DSP slice so that operands can be transferred among one or more slices.

摘要翻译： 描述了可编程逻辑器件（PLD），其具有可以组合的DSP片段，以创建不同大小和复杂度的DSP电路。 根据一些实施例的DSP片段包括可被配置为从零到两个时钟周期引入不同量的延迟的可编程操作数输入寄存器，例如以支持流水线化。 在一个这样的实施例中，每个DSP片包括具有乘法器端口，被乘数端口和产品端口的部分乘积生成器。 乘法器和被乘数端口通过相应的第一和第二操作数输入寄存器连接到操作数输入端口，每个第一和第二操作数输入寄存器能够从零延迟到两个延迟的时钟周期。 在另一个实施例中，至少一个操作数输入寄存器的输出可以连接到下游DSP片的操作数输入寄存器的输入，使得操作数可以在一个或多个片之间传送。

公开(公告)号：US07480690B2

公开(公告)日：2009-01-20

申请号：US11019854

申请日：2004-12-21

申请人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

发明人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

IPC分类号： G06F7/48

CPC分类号： G06F7/509

摘要： Described are arithmetic circuits divided logically into a product generator and an adder. Multiplexing circuitry logically disposed between the product generator and the adder supports conventional functionality by providing partial products from the product generator to addend terminals of the adder. The multiplexing circuitry can also be controlled to direct a number of external added inputs to the adder. The additional addend inputs can include inputs and outputs cascaded from other arithmetic circuits.

摘要翻译： 描述的是算术电路，逻辑上分为乘积发生器和加法器。 逻辑上位于产品发生器和加法器之间的多路复用电路通过提供来自产品发生器的部分乘积到加法器的末端来支持常规功能。 还可以控制复用电路以将多个外部添加的输入引导到加法器。 附加加数输入可以包括从其他算术电路级联的输入和输出。