公开(公告)号：US08543796B2

公开(公告)日：2013-09-24

申请号：US12290962

申请日：2008-11-05

申请人： Ohad Falik ,  Lihu Rappoport ,  Ron Gabor ,  Yulia Kurolap ,  Michael Mishaeli

发明人： Ohad Falik ,  Lihu Rappoport ,  Ron Gabor ,  Yulia Kurolap ,  Michael Mishaeli

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F9/30032 ,  G06F9/30043 ,  G06F9/3017 ,  G06F9/30181 ,  G06F9/325 ,  G06F9/3855 ,  G06F9/3857

摘要： In one embodiment, the present invention includes an instruction decoder that can receive an incoming instruction and a path select signal and decode the incoming instruction into a first instruction code or a second instruction code responsive to the path select signal. The two different instruction codes, both representing the same incoming instruction may be used by an execution unit to perform an operation optimized for different data lengths. Other embodiments are described and claimed.

公开(公告)号：US20100115240A1

公开(公告)日：2010-05-06

申请号：US12290962

申请日：2008-11-05

申请人： Ohad Falik ,  Lihu Rappoport ,  Ron Gabor ,  Yulia Kurolap ,  Michael Mishaeli

发明人： Ohad Falik ,  Lihu Rappoport ,  Ron Gabor ,  Yulia Kurolap ,  Michael Mishaeli

IPC分类号： G06F9/30 ,  G06F12/06

CPC分类号： G06F9/30145 ,  G06F9/30032 ,  G06F9/30043 ,  G06F9/3017 ,  G06F9/30181 ,  G06F9/325 ,  G06F9/3855 ,  G06F9/3857

摘要： In one embodiment, the present invention includes an instruction decoder that can receive an incoming instruction and a path select signal and decode the incoming instruction into a first instruction code or a second instruction code responsive to the path select signal. The two different instruction codes, both representing the same incoming instruction may be used by an execution unit to perform an operation optimized for different data lengths. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一个指令解码器，其可以接收输入指令和路径选择信号，并且响应于路径选择信号将输入指令解码为第一指令代码或第二指令代码。 代表相同输入指令的两个不同的指令代码可以被执行单元用于执行针对不同数据长度优化的操作。 描述和要求保护其他实施例。

公开(公告)号：US09348591B2

公开(公告)日：2016-05-24

申请号：US13992729

申请日：2011-12-29

申请人： Ilhyun Kim ,  Chen Koren ,  Alexandre J. Farcy ,  Robert L. Hinton ,  Choon Wei Khor ,  Lihu Rappoport

发明人： Ilhyun Kim ,  Chen Koren ,  Alexandre J. Farcy ,  Robert L. Hinton ,  Choon Wei Khor ,  Lihu Rappoport

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30079 ,  G06F9/30047 ,  G06F9/3814

摘要： This disclosure includes tracking of in-use states of cache lines to improve throughput of pipelines and thus increase performance of processors. Access data for a number of sets of instructions stored in an instruction cache may be tracked using an in-use array in a first array until the data for one or more of those sets reach a threshold condition. A second array may then be used as the in-use array to track the sets of instructions after a micro-operation is inserted into the pipeline. When the micro-operation retires from the pipeline, the first array may be cleared. The process may repeat after the second array reaches the threshold condition. During the tracking, an in-use state for an instruction line may be detected by inspecting a corresponding bit in each of the arrays. Additional arrays may also be used to track the in-use state.

摘要翻译： 该公开内容包括跟踪高速缓存行的使用状态以提高管道的吞吐量，从而提高处理器的性能。 可以使用第一阵列中的使用中的阵列跟踪存储在指令高速缓存中的多组指令的访问数据，直到这些集合中的一个或多个的数据达到阈值条件。 然后可以将第二阵列用作在使用中的阵列在将微操作插入流水线之后跟踪指令集。 当微操作从管道退出时，可以清除第一个阵列。 该过程可能在第二个阵列达到阈值条件之后重复。 在跟踪期间，可以通过检查每个阵列中的相应位来检测用于指令行的使用状态。 附加阵列也可用于跟踪使用状态。

公开(公告)号：US20130275733A1

公开(公告)日：2013-10-17

申请号：US13992729

申请日：2011-12-29

申请人： Ilhyun Kim ,  Chen Koren ,  Alexandre J. Farcy ,  Robert L. Hinton ,  Choon Wei Khor ,  Lihu Rappoport

发明人： Ilhyun Kim ,  Chen Koren ,  Alexandre J. Farcy ,  Robert L. Hinton ,  Choon Wei Khor ,  Lihu Rappoport

IPC分类号： G06F9/30

CPC分类号： G06F9/30079 ,  G06F9/30047 ,  G06F9/3814

摘要： This disclosure includes tracking of in-use states of cache lines to improve throughput of pipelines and thus increase performance of processors. Access data for a number of sets of instructions stored in an instruction cache may be tracked using an in-use array in a first array until the data for one or more of those sets reach a threshold condition. A second array may then be used as the in-use array to track the sets of instructions after a micro-operation is inserted into the pipeline. When the micro-operation retires from the pipeline, the first array may be cleared. The process may repeat after the second array reaches the threshold condition. During the tracking, an in-use state for an instruction line may be detected by inspecting a corresponding bit in each of the arrays. Additional arrays may also be used to track the in-use state.

摘要翻译： 该公开内容包括跟踪高速缓存行的使用状态以提高管道的吞吐量，从而提高处理器的性能。 可以使用第一阵列中的使用中的阵列跟踪存储在指令高速缓存中的多组指令的访问数据，直到这些集合中的一个或多个的数据达到阈值条件。 然后可以使用第二阵列作为使用中阵列，以便在将微操作插入流水线之后跟踪指令集。 当微操作从管道退出时，可以清除第一个阵列。 该过程可能在第二个阵列达到阈值条件之后重复。 在跟踪期间，可以通过检查每个阵列中的相应位来检测用于指令行的使用状态。 附加阵列也可用于跟踪使用状态。

公开(公告)号：US20050132138A1

公开(公告)日：2005-06-16

申请号：US11045528

申请日：2005-01-28

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan Jourdan ,  Bob Valentine

IPC分类号： G06F9/38 ,  G06F12/08 ,  G06F12/00

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A memory cache bank prediction unit is provided for use in a processor having a plurality of memory cache banks. The memory cache bank prediction unit has an input port that receives an instruction. The memory cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of memory cache banks is associated with the instruction.

公开(公告)号：US06694421B2

公开(公告)日：2004-02-17

申请号：US09474381

申请日：1999-12-29

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F1208

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A cache bank prediction unit is provided for use in a processor having a plurality of cache memory banks. The cache bank prediction unit has an input port that receives an instruction. The cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个高速缓存存储体的处理器中的高速缓存存储体预测单元。 高速缓存库预测单元具有接收指令的输入端口。 高速缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个高速缓存组中的哪一个与该指令相关联。

公开(公告)号：US06625744B1

公开(公告)日：2003-09-23

申请号：US09443920

申请日：1999-11-19

申请人： Lihu Rappoport ,  Ronny Ronen

发明人： Lihu Rappoport ,  Ronny Ronen

IPC分类号： G06F1100

CPC分类号： G06F9/3844

摘要： A method for dynamically controlling the population size of confidence assignments to which confidence level predictions are assigned. The method includes comparing a confidence level prediction and a threshold indication to generate a confidence assignment. The confidence assignment is used to generate another threshold indication. The threshold indication is dynamically adjusted so as to control the population size of confidence assignments to which confidence level predictions are assigned.

摘要翻译： 一种用于动态控制置信水平预测所分配的置信度分配的种群大小的方法。 该方法包括比较置信水平预测和阈值指示以产生置信度分配。 置信度分配用于产生另一个阈值指示。 阈值指示被动态调整，以便控制分配置信水平预测的置信度分配的总体大小。

公开(公告)号：US20170003965A1

公开(公告)日：2017-01-05

申请号：US15143520

申请日：2016-04-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30 ,  G06F12/0875

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。

公开(公告)号：US20160246600A1

公开(公告)日：2016-08-25

申请号：US15143522

申请日：2016-04-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30 ,  G06F13/40 ,  G06F12/08

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。

公开(公告)号：US20140245273A1

公开(公告)日：2014-08-28

申请号：US13991894

申请日：2011-12-29

申请人： Shlomo Raikin ,  Lihu Rappoport ,  Joseph Nuzman

发明人： Shlomo Raikin ,  Lihu Rappoport ,  Joseph Nuzman

IPC分类号： G06F9/45

CPC分类号： G06F8/41 ,  G06F8/52 ,  G06F21/64

摘要： The technologies provided herein relate to protecting the integrity of original code that has been optimized. For example, a processor may perform a fetch operation to obtain specified code from a memory. During execution, the code may be optimized and stored in a portion of the memory. The processor may obtain the optimized code from the portion of the memory. An entry of a first table may be modified to indicate a relationship between the particular code and the optimized code. One or more entries of a second table may be modified to specify the one or more physical memory locations. Each of the one or more entries of the second table may correspond to the entry of the first table. The processor may execute the optimized code when each of the one or more entries of the second table are valid.

摘要翻译： 本文提供的技术涉及保护已经优化的原始代码的完整性。 例如，处理器可以执行取出操作以从存储器获得指定的代码。 在执行期间，代码可以被优化并存储在存储器的一部分中。 处理器可以从存储器的一部分获得优化的代码。 可以修改第一表的条目以指示特定代码和优化的代码之间的关系。 可以修改第二表的一个或多个条目以指定一个或多个物理存储器位置。 第二表中的一个或多个条目中的每一个可对应于第一表的条目。 当第二表的一个或多个条目中的每一个有效时，处理器可以执行优化的代码。