公开(公告)号：US20140245273A1

公开(公告)日：2014-08-28

申请号：US13991894

申请日：2011-12-29

申请人： Shlomo Raikin ,  Lihu Rappoport ,  Joseph Nuzman

发明人： Shlomo Raikin ,  Lihu Rappoport ,  Joseph Nuzman

IPC分类号： G06F9/45

CPC分类号： G06F8/41 ,  G06F8/52 ,  G06F21/64

摘要： The technologies provided herein relate to protecting the integrity of original code that has been optimized. For example, a processor may perform a fetch operation to obtain specified code from a memory. During execution, the code may be optimized and stored in a portion of the memory. The processor may obtain the optimized code from the portion of the memory. An entry of a first table may be modified to indicate a relationship between the particular code and the optimized code. One or more entries of a second table may be modified to specify the one or more physical memory locations. Each of the one or more entries of the second table may correspond to the entry of the first table. The processor may execute the optimized code when each of the one or more entries of the second table are valid.

摘要翻译： 本文提供的技术涉及保护已经优化的原始代码的完整性。 例如，处理器可以执行取出操作以从存储器获得指定的代码。 在执行期间，代码可以被优化并存储在存储器的一部分中。 处理器可以从存储器的一部分获得优化的代码。 可以修改第一表的条目以指示特定代码和优化的代码之间的关系。 可以修改第二表的一个或多个条目以指定一个或多个物理存储器位置。 第二表中的一个或多个条目中的每一个可对应于第一表的条目。 当第二表的一个或多个条目中的每一个有效时，处理器可以执行优化的代码。

公开(公告)号：US09027009B2

公开(公告)日：2015-05-05

申请号：US13991894

申请日：2011-12-29

申请人： Shlomo Raikin ,  Lihu Rappoport ,  Joseph Nuzman

发明人： Shlomo Raikin ,  Lihu Rappoport ,  Joseph Nuzman

IPC分类号： G06F9/45 ,  G06F21/64

CPC分类号： G06F8/41 ,  G06F8/52 ,  G06F21/64

摘要： The technologies provided herein relate to protecting the integrity of original code that has been optimized. For example, a processor may perform a fetch operation to obtain specified code from a memory. During execution, the code may be optimized and stored in a portion of the memory. The processor may obtain the optimized code from the portion of the memory. An entry of a first table may be modified to indicate a relationship between the particular code and the optimized code. One or more entries of a second table may be modified to specify the one or more physical memory locations. Each of the one or more entries of the second table may correspond to the entry of the first table. The processor may execute the optimized code when each of the one or more entries of the second table are valid.

摘要翻译： 本文提供的技术涉及保护已经优化的原始代码的完整性。 例如，处理器可以执行取出操作以从存储器获得指定的代码。 在执行期间，代码可以被优化并存储在存储器的一部分中。 处理器可以从存储器的一部分获得优化的代码。 可以修改第一表的条目以指示特定代码和优化的代码之间的关系。 可以修改第二表的一个或多个条目以指定一个或多个物理存储器位置。 第二表中的一个或多个条目中的每一个可对应于第一表的条目。 当第二表的一个或多个条目中的每一个有效时，处理器可以执行优化的代码。

公开(公告)号：US09448879B2

公开(公告)日：2016-09-20

申请号：US13994105

申请日：2011-12-22

申请人： Theodros Yigzaw ,  Oded Lempel ,  Hisham Shafi ,  Geeyarpuram N. Santhanakrishnan ,  Jose A. Vargas ,  Ganapati N Srinivasa ,  Mohan J Kumar ,  Larisa Novakovsky ,  Lihu Rappoport ,  Chen Koren ,  Julius Mandelblat ,  Michael Mishaeli

发明人： Theodros Yigzaw ,  Oded Lempel ,  Hisham Shafi ,  Geeyarpuram N. Santhanakrishnan ,  Jose A. Vargas ,  Ganapati N Srinivasa ,  Mohan J Kumar ,  Larisa Novakovsky ,  Lihu Rappoport ,  Chen Koren ,  Julius Mandelblat ,  Michael Mishaeli

IPC分类号： G06F11/00 ,  G06F11/10 ,  G06F11/14 ,  G06F11/07

CPC分类号： G06F11/1064 ,  G06F11/0793 ,  G06F11/1016 ,  G06F11/1407

摘要： An apparatus and method are described for detecting and correcting instruction fetch errors within a processor core. For example, in one embodiment, an instruction processing apparatus for detecting and recovering from instruction fetch errors comprises, the instruction processing apparatus performing the operations of: detecting an error associated with an instruction in response to an instruction fetch operation; and determining if the instruction is from a speculative access, wherein if the instruction is not from a speculative access, then responsively performing one or more operations to ensure that the error does not corrupt an architectural state of the processor core.

摘要翻译： 描述了用于检测和校正处理器核心内的指令获取错误的装置和方法。 例如，在一个实施例中，用于从指令获取错误中检测和恢复的指令处理装置包括：指令处理装置执行以下操作：响应于指令提取操作检测与指令相关联的错误; 以及确定所述指令是否来自投机访问，其中如果所述指令不是来自投机访问，则响应地执行一个或多个操作以确保所述错误不会破坏所述处理器核心的架构状态。

公开(公告)号：US08543796B2

公开(公告)日：2013-09-24

申请号：US12290962

申请日：2008-11-05

申请人： Ohad Falik ,  Lihu Rappoport ,  Ron Gabor ,  Yulia Kurolap ,  Michael Mishaeli

发明人： Ohad Falik ,  Lihu Rappoport ,  Ron Gabor ,  Yulia Kurolap ,  Michael Mishaeli

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F9/30032 ,  G06F9/30043 ,  G06F9/3017 ,  G06F9/30181 ,  G06F9/325 ,  G06F9/3855 ,  G06F9/3857

摘要： In one embodiment, the present invention includes an instruction decoder that can receive an incoming instruction and a path select signal and decode the incoming instruction into a first instruction code or a second instruction code responsive to the path select signal. The two different instruction codes, both representing the same incoming instruction may be used by an execution unit to perform an operation optimized for different data lengths. Other embodiments are described and claimed.

公开(公告)号：US20050262332A1

公开(公告)日：2005-11-24

申请号：US10404384

申请日：2003-03-31

申请人： Lihu Rappoport ,  Ronny Ronen ,  Nicolas Kacevas ,  Oded Lempel

发明人： Lihu Rappoport ,  Ronny Ronen ,  Nicolas Kacevas ,  Oded Lempel

IPC分类号： G06F9/38 ,  G06F9/44

CPC分类号： G06F9/3806 ,  G06F9/322 ,  G06F9/3848

摘要： A system and method for predicting a branch target for a current instruction in a microprocessor, the system comprising a cache storing indirect branch instructions and a path register. The path register is updated on certain branches by an XOR operation on the path register and the branch instruction, followed by the addition of one or more bits to the register. The cache is indexed by performing an operation on a portion of the current instruction address and the path register; the entry returned, if any, may be used to predict the target of the current instruction.

摘要翻译： 一种用于预测微处理器当前指令的分支目标的系统和方法，该系统包括存储间接分支指令和路径寄存器的高速缓存器。 通过路径寄存器和分支指令上的异或运算，在某些分支上更新路径寄存器，然后向寄存器添加一个或多个位。 通过对当前指令地址和路径寄存器的一部分执行操作来对高速缓存进行索引; 返回的条目（如果有的话）可以用于预测当前指令的目标。

公开(公告)号：US20050132138A1

公开(公告)日：2005-06-16

申请号：US11045528

申请日：2005-01-28

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan Jourdan ,  Bob Valentine

IPC分类号： G06F9/38 ,  G06F12/08 ,  G06F12/00

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A memory cache bank prediction unit is provided for use in a processor having a plurality of memory cache banks. The memory cache bank prediction unit has an input port that receives an instruction. The memory cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of memory cache banks is associated with the instruction.

公开(公告)号：US06694421B2

公开(公告)日：2004-02-17

申请号：US09474381

申请日：1999-12-29

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F1208

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A cache bank prediction unit is provided for use in a processor having a plurality of cache memory banks. The cache bank prediction unit has an input port that receives an instruction. The cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个高速缓存存储体的处理器中的高速缓存存储体预测单元。 高速缓存库预测单元具有接收指令的输入端口。 高速缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个高速缓存组中的哪一个与该指令相关联。

公开(公告)号：US06625744B1

公开(公告)日：2003-09-23

申请号：US09443920

申请日：1999-11-19

申请人： Lihu Rappoport ,  Ronny Ronen

发明人： Lihu Rappoport ,  Ronny Ronen

IPC分类号： G06F1100

CPC分类号： G06F9/3844

摘要： A method for dynamically controlling the population size of confidence assignments to which confidence level predictions are assigned. The method includes comparing a confidence level prediction and a threshold indication to generate a confidence assignment. The confidence assignment is used to generate another threshold indication. The threshold indication is dynamically adjusted so as to control the population size of confidence assignments to which confidence level predictions are assigned.

摘要翻译： 一种用于动态控制置信水平预测所分配的置信度分配的种群大小的方法。 该方法包括比较置信水平预测和阈值指示以产生置信度分配。 置信度分配用于产生另一个阈值指示。 阈值指示被动态调整，以便控制分配置信水平预测的置信度分配的总体大小。

公开(公告)号：US20170003965A1

公开(公告)日：2017-01-05

申请号：US15143520

申请日：2016-04-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30 ,  G06F12/0875

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。

公开(公告)号：US20160246600A1

公开(公告)日：2016-08-25

申请号：US15143522

申请日：2016-04-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30 ,  G06F13/40 ,  G06F12/08

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。