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    Capacitor coupled quadrature voltage controlled oscillator
    11.
    发明授权
    Capacitor coupled quadrature voltage controlled oscillator 有权
    电容耦合正交压控振荡器

    公开(公告)号：US08258879B2

    公开(公告)日：2012-09-04

    申请号：US12907294

    申请日：2010-10-19

    申请人： Ying-Ta Lu ,  Ho-Hsiang Chen ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

    发明人： Ying-Ta Lu ,  Ho-Hsiang Chen ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

    IPC分类号： H03L7/00

    CPC分类号： H03B27/00 ,  H03B5/1215 ,  H03B5/1228

    摘要： A quadrature oscillator includes a first oscillator having a first second-order harmonic node, a second oscillator having a second second-order harmonic node, and at least one capacitor coupling the first second-order harmonic node and the second second-order harmonic node. The first oscillator is configured to supply an in-phase signal and the second oscillator is configured to supply a quadrature signal.

    摘要翻译： 正交振荡器包括具有第一二次谐波节点的第一振荡器，具有第二二次谐波节点的第二振荡器和耦合第一二次谐波节点和第二二次谐波节点的至少一个电容器。 第一振荡器被配置为提供同相信号，并且第二振荡器被配置为提供正交信号。

    Method for Substrate Noise Analysis
    12.
    发明申请
    Method for Substrate Noise Analysis 有权
    基板噪声分析方法

    公开(公告)号：US20110265051A1

    公开(公告)日：2011-10-27

    申请号：US12766732

    申请日：2010-04-23

    申请人： Tzu-Jin Yeh ,  Kal-Wen Tan ,  Chewn-Pu Jou ,  Sally Liu ,  Fu-Lung Hsueh

    发明人： Tzu-Jin Yeh ,  Kal-Wen Tan ,  Chewn-Pu Jou ,  Sally Liu ,  Fu-Lung Hsueh

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F2217/82

    摘要： In accordance with an embodiment, a method for substrate noise analysis comprises using a first processor based system, creating and simulating a circuit schematic comprising a multi-terminal model of a transistor, and thereafter, creating a layout based on properties represented in the circuit schematic and simulation results of the simulating. The multi-terminal model comprises a source terminal, a gate terminal, a drain terminal, a body terminal, and a guard-ring terminal.

    摘要翻译： 根据实施例，用于衬底噪声分析的方法包括使用基于第一处理器的系统，创建和模拟包括晶体管的多端子模型的电路原理图，然后基于电路原理图中所示的特性创建布局 和仿真结果的模拟。 多端子模型包括源极端子，栅极端子，漏极端子，主体端子和保护环端子。

    CASCODE CMOS STRUCTURE
    13.
    发明申请
    CASCODE CMOS STRUCTURE 有权
    CASCODE CMOS结构

    公开(公告)号：US20110215420A1

    公开(公告)日：2011-09-08

    申请号：US12766972

    申请日：2010-04-26

    申请人： Fu-Lung HSUEH ,  Chih-Ping Chao ,  Chewn-Pu Jou ,  Yung-Chow Peng ,  Harry-Hak-Lay Chuang ,  Kuo-Tung Sung

    发明人： Fu-Lung HSUEH ,  Chih-Ping Chao ,  Chewn-Pu Jou ,  Yung-Chow Peng ,  Harry-Hak-Lay Chuang ,  Kuo-Tung Sung

    IPC分类号： H01L27/088 ,  G06F17/50

    CPC分类号： G06F17/5068 ,  G06F17/50 ,  G06F17/5009 ,  H01L27/088 ,  H01L27/0922

    摘要： A MOS device includes an active area having first and second contacts. First and second gates are disposed between the first and second contacts. The first gate is disposed adjacent to the first contact and has a third contact. The second gate is disposed adjacent to the second contact and has a fourth contact coupled to the third contact. A transistor defined by the active area and the first gate has a first threshold voltage, and a transistor defined by the active area and the second gate has a second threshold voltage.

    摘要翻译： MOS器件包括具有第一和第二触点的有源区。 第一和第二栅极设置在第一和第二触点之间。 第一门被设置成与第一接触相邻并且具有第三接触。 第二栅极被设置成与第二触点相邻并且具有耦合到第三触点的第四触点。 由有源区和第一栅极限定的晶体管具有第一阈值电压，并且由有源区和第二栅极限定的晶体管具有第二阈值电压。

    Through chip coupling for signal transport
    14.
    发明授权
    Through chip coupling for signal transport 有权
    通过芯片耦合进行信号传输

    公开(公告)号：US09397729B2

    公开(公告)日：2016-07-19

    申请号：US12946072

    申请日：2010-11-15

    申请人： Tzu-Jin Yeh ,  Hsieh-Hung Hsieh ,  Jun-De Jin ,  Ming Hsien Tsai ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

    发明人： Tzu-Jin Yeh ,  Hsieh-Hung Hsieh ,  Jun-De Jin ,  Ming Hsien Tsai ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

    IPC分类号： H04B5/00

    CPC分类号： H04B5/0081

    摘要： Through-chip coupling is utilized for signal transport, where an interface is formed between a first coil on a first integrated circuit (IC) chip and a second coil on a second IC chip. The first coil is coupled to an antenna. The second coil is coupled to an amplifier circuit. The second coil is not in direct contact with the first coil. The first coil and the second coil communicatively transmit signals between the antenna and the first amplifier circuit.

    摘要翻译： 芯片耦合用于信号传输，其中在第一集成电路（IC）芯片上的第一线圈和第二IC芯片上的第二线圈之间形成接口。 第一线圈耦合到天线。 第二线圈耦合到放大器电路。 第二线圈不与第一线圈直接接触。 第一线圈和第二线圈在天线和第一放大器电路之间通信地传送信号。

    Built-in self-test circuit for voltage controlled oscillators
    16.
    发明授权
    Built-in self-test circuit for voltage controlled oscillators 有权
    用于压控振荡器的内置自检电路

    公开(公告)号：US08729968B2

    公开(公告)日：2014-05-20

    申请号：US13103571

    申请日：2011-05-09

    申请人： Hsieh-Hung Hsieh ,  Ming Hsien Tsai ,  Tzu-Jin Yeh ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

    发明人： Hsieh-Hung Hsieh ,  Ming Hsien Tsai ,  Tzu-Jin Yeh ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

    IPC分类号： H03L5/00

    CPC分类号： G01R31/2824

    摘要： A built-in self-test circuit for testing a voltage controlled oscillator comprises a voltage controlled oscillator, a buffer having an input coupled to an output of the voltage controlled oscillator and a radio frequency peak detector coupled to the output of the buffer. The radio frequency peak detector is configured to receive an ac signal from the voltage controlled oscillator and generate a dc value proportional to the ac signal at an output of the radio frequency peak detector. Furthermore, the output of the radio frequency peak detector generates a dc value proportional to an amplitude of the ac signal from the voltage controlled oscillator when the voltage controlled oscillator functions correctly. On the other hand, the output of the radio frequency peak detector is at zero volts when the voltage controlled oscillator fails to generate an ac signal.

    摘要翻译： 用于测试压控振荡器的内置自检电路包括压控振荡器，具有耦合到压控振荡器的输出的输入的缓冲器和耦合到缓冲器的输出的射频峰值检测器。 射频峰值检测器被配置为从压控振荡器接收交流信号，并且在射频峰值检测器的输出处产生与ac信号成比例的直流值。 此外，当压控振荡器正常工作时，射频峰值检测器的输出产生与来自压控振荡器的ac信号的幅度成比例的直流值。 另一方面，当压控振荡器不能产生交流信号时，射频峰值检测器的输出为零伏特。

    Junction varactor for ESD protection of RF circuits
    17.
    发明授权
    Junction varactor for ESD protection of RF circuits 有权
    用于射频电路ESD保护的结型变容二极管

    公开(公告)号：US08334571B2

    公开(公告)日：2012-12-18

    申请号：US12731562

    申请日：2010-03-25

    申请人： Ming-Hsien Tsai ,  Tzu-Jin Yeh ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

    发明人： Ming-Hsien Tsai ,  Tzu-Jin Yeh ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

    IPC分类号： H01L23/60 ,  H01L23/64 ,  H01L29/08

    CPC分类号： H01L27/0255 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An ESD protection device includes a first well of a first semiconductor type disposed in a substrate of a second semiconductor type forming a first diode. A second well of the second semiconductor type is formed in the substrate to form a second diode with the first well. A first plurality of doped regions of the first semiconductor type are formed in an upper surface of the first well. A second plurality of doped regions of the second semiconductor type are formed in the upper surface of the first well forming a third diode with the first well. A plurality of STI regions are formed in the upper surface of the first well. Each STI region is disposed between a doped region of the first and second semiconductor types. The third diode provides a current bypass when an ESD voltage spike is received at one of the first or second plurality of doped regions.

    摘要翻译： ESD保护装置包括设置在形成第一二极管的第二半导体类型的衬底中的第一半导体类型的第一阱。 第二半导体类型的第二阱形成在衬底中以与第一阱形成第二二极管。 第一半导体类型的第一多个掺杂区域形成在第一阱的上表面中。 第二半导体类型的第二多个掺杂区域形成在第一阱的上表面中，其与第一阱形成第三二极管。 多个STI区域形成在第一阱的上表面中。 每个STI区域设置在第一和第二半导体类型的掺杂区域之间。 当在第一或第二多个掺杂区域中的一个处接收ESD电压尖峰时，第三二极管提供电流旁路。

    Method for substrate noise analysis
    20.
    发明授权
    Method for substrate noise analysis 有权
    衬底噪声分析方法

    公开(公告)号：US08627253B2

    公开(公告)日：2014-01-07

    申请号：US12766732

    申请日：2010-04-23

    申请人： Tzu-Jin Yeh ,  Kal-Wen Tan ,  Chewn-Pu Jou ,  Sally Liu ,  Fu-Lung Hsueh

    发明人： Tzu-Jin Yeh ,  Kal-Wen Tan ,  Chewn-Pu Jou ,  Sally Liu ,  Fu-Lung Hsueh

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F2217/82

    摘要： In accordance with an embodiment, a method for substrate noise analysis comprises using a first processor based system, creating and simulating a circuit schematic comprising a multi-terminal model of a transistor, and thereafter, creating a layout based on properties represented in the circuit schematic and simulation results of the simulating. The multi-terminal model comprises a source terminal, a gate terminal, a drain terminal, a body terminal, and a guard-ring terminal.

    摘要翻译： 根据实施例，用于衬底噪声分析的方法包括使用基于第一处理器的系统，创建和模拟包括晶体管的多端子模型的电路原理图，然后基于电路原理图中所示的特性创建布局 和仿真结果的模拟。 多端子模型包括源极端子，栅极端子，漏极端子，主体端子和保护环端子。