公开(公告)号：US07536664B2

公开(公告)日：2009-05-19

申请号：US10917193

申请日：2004-08-12

Applicant: John M. Cohn ,  James A. Culp ,  Ulrich A. Finkler ,  Fook-Luen Heng ,  Mark A. Lavin ,  Jin Fuw Lee ,  Lars W. Liebmann ,  Gregory A. Northrop ,  Nakgeuon Seong ,  Rama N. Singh ,  Leon Stok ,  Pieter J. Woltgens

Inventor： John M. Cohn ,  James A. Culp ,  Ulrich A. Finkler ,  Fook-Luen Heng ,  Mark A. Lavin ,  Jin Fuw Lee ,  Lars W. Liebmann ,  Gregory A. Northrop ,  Nakgeuon Seong ,  Rama N. Singh ,  Leon Stok ,  Pieter J. Woltgens

IPC: G06F17/50 ,  G06F19/00

CPC classification number: G06F17/5081 ,  G06F17/5009 ,  G06F17/5072

Abstract: A design system for designing complex integrated circuits (ICs), a method of IC design and program product therefor. A layout unit receives a circuit description representing portions in a grid and glyph format. A checking unit checks grid and glyph portions of the design. An elaboration unit generates a target layout from the checked design. A data prep unit prepares the target layout for mask making. A pattern caching unit selectively replaces portions of the design with previously cached results for improved design efficiency.

Abstract translation: 一种用于设计复杂集成电路（IC）的设计系统，一种IC设计方法和程序产品。 布局单元接收表示网格和字形格式的部分的电路描述。 检查单元检查设计的网格和字形部分。 精心设计单元从检查的设计生成目标布局。 数据准备单元准备掩模制作的目标布局。 模式高速缓存单元用先前缓存的结果有选择地替换设计的部分，以提高设计效率。

公开(公告)号：US20090089726A1

公开(公告)日：2009-04-02

申请号：US11865252

申请日：2007-10-01

Applicant: Fook-Luen Heng ,  Mark A. Lavin ,  Jin-Fuw Lee ,  Thomas Ludwig ,  Rama Nand Singh ,  Fanchieh Yee

Inventor： Fook-Luen Heng ,  Mark A. Lavin ,  Jin-Fuw Lee ,  Thomas Ludwig ,  Rama Nand Singh ,  Fanchieh Yee

IPC: G06F17/50

CPC classification number: G06F17/5081

Abstract: A method for layout design includes steps or acts of: receiving a layout for design of an integrated circuit chip; designing mask shapes for the layout; transmitting the mask shapes to a litho simulator for generating wafer shapes; receiving the wafer shapes; calculating electrically equivalent gate lengths for the wafer shapes; analyzing the gate lengths to check for conformity against a threshold value, wherein the threshold value represents a desired value of electrically equivalent gate lengths; placing markers on the layout at those locations where the gate length violates the threshold value; and generating a histogram of gate lengths for comparing layouts for electrically equivalent gate lengths for layout quality.

Abstract translation: 一种用于布局设计的方法包括以下步骤或动作：接收用于集成电路芯片设计的布局; 设计布局的面具形状; 将掩模形状传送到用于产生晶片形状的光刻模拟器; 接收晶片形状; 计算晶片形状的等效栅极长度; 分析所述栅极长度以检查与阈值的一致性，其中所述阈值表示电等效栅极长度的期望值; 在栅极长度违反阈值的位置放置标记在布局上; 以及生成用于比较用于布局质量的电等效栅极长度的布局的栅极长度的直方图。

公开(公告)号：US07302671B2

公开(公告)日：2007-11-27

申请号：US11097552

申请日：2005-04-01

Applicant: Fook-Luen Heng ,  Jin-Fuw Lee ,  Daniel L. Ostapko

Inventor： Fook-Luen Heng ,  Jin-Fuw Lee ,  Daniel L. Ostapko

IPC: G06F17/50

CPC classification number: H01L27/0207 ,  H01L27/092

Abstract: An integrated circuit (IC) including at least one combinational logic path. The features in the combinational logic path are self compensating for out-of-focus effects. In particular, field effect transistor (FET) gates may be iso-focally spaced such that the gate (critical dimension) may move with changing focus, but the gate length remains the same. Alternately, logic circuits in a path may self-compensate for focus effects on individual circuits.

Abstract translation: 一种包括至少一个组合逻辑路径的集成电路（IC）。 组合逻辑路径中的特征是对于失焦效应的自我补偿。 特别地，场效应晶体管（FET）栅极可以是等焦点间隔开的，使得栅极（临界尺寸）可以随着焦点变化而移动，但是栅极长度保持相同。 或者，路径中的逻辑电路可以自我补偿各个电路上的聚焦效应。