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    Graph-based pattern matching in L3GO designs
    8.
    发明授权
    Graph-based pattern matching in L3GO designs 有权
    基于图形的L3GO设计模式匹配

    公开(公告)号：US07814443B2

    公开(公告)日：2010-10-12

    申请号：US11623541

    申请日：2007-01-16

    申请人： Ulrich A. Finkler ,  Mark A. Lavin ,  Robert T. Sayah

    发明人： Ulrich A. Finkler ,  Mark A. Lavin ,  Robert T. Sayah

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A system and method for processing glyph-based data associated with generating very large scale integrated circuit (VLSI) designs. A system is provide that includes a system for defining variable patterns using a pattern description language to create a glyph layout; and a graph-based pattern matching system that can identify potential matches amongst variable patterns in the glyph layout.

    摘要翻译： 一种用于处理与生成超大规模集成电路（VLSI）设计相关联的基于字形的数据的系统和方法。 提供一种系统，其包括用于使用模式描述语言定义可变模式以创建字形布局的系统; 以及可以识别字形布局中的可变图案之间的潜在匹配的基于图形的模式匹配系统。

    GRAPH-BASED PATTERN MATCHING IN L3GO DESIGNS
    9.
    发明申请
    GRAPH-BASED PATTERN MATCHING IN L3GO DESIGNS 有权
    在L3GO设计中基于图形的图案匹配

    公开(公告)号：US20080172645A1

    公开(公告)日：2008-07-17

    申请号：US11623541

    申请日：2007-01-16

    申请人： Ulrich A. Finkler ,  Mark A. Lavin ,  Robert T. Sayah

    发明人： Ulrich A. Finkler ,  Mark A. Lavin ,  Robert T. Sayah

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A system and method for processing glyph-based data associated with generating very large scale integrated circuit (VLSI) designs. A system is provide that includes a system for defining variable patterns using a pattern description language to create a glyph layout; and a graph-based pattern matching system that can identify potential matches amongst variable patterns in the glyph layout.

    摘要翻译： 一种用于处理与生成超大规模集成电路（VLSI）设计相关联的基于字形的数据的系统和方法。 提供一种系统，其包括用于使用模式描述语言定义可变模式以创建字形布局的系统; 以及可以识别字形布局中的可变图案之间的潜在匹配的基于图形的模式匹配系统。

    LAYOUT QUALITY EVALUATION
    10.
    发明申请
    LAYOUT QUALITY EVALUATION 审中-公开
    布局质量评估

    公开(公告)号：US20110289472A1

    公开(公告)日：2011-11-24

    申请号：US12782926

    申请日：2010-05-19

    申请人： Ulrich A. Finkler ,  Mark A. Lavin ,  Amith Singhee

    发明人： Ulrich A. Finkler ,  Mark A. Lavin ,  Amith Singhee

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method for quantifying and improving layout quality of an IC is disclosed. The method includes receiving a drawn layout and placing essentially one dimensional measurement markers (chords) at various location in the drawn layout. This placement is done in such manner that contours of shapes in the drawn layout intersect a chord in at least two places. The length of the chord is defined as its portion delimited by the intersections, and a measurement of the chord is defined as obtaining its length. The drawn layout is subjected, with the exception of the chords, to a patterning simulation at a selected processing point. Following the simulation the chords are measured and the obtained lengths associated with the drawn layout and the processing point. The patterning simulation may be carried out at a variety processing points and the chord lengths following each simulation are associated with the respective processing point. The sets of lengths obtained at the various processing points are used to quantitatively evaluate the layout quality, to improve the layout quality and tune the processing window.

    摘要翻译： 公开了一种量化和提高IC布局质量的方法。 该方法包括接收绘制的布局并且在绘制的布局中的各个位置放置基本上一维的测量标记（和弦）。 这种放置以这样的方式完成，使得绘制布局中的形状的轮廓在至少两个地方与弦并行。 弦的长度被定义为由交点限定的部分，并且弦的测量被定义为获得其长度。 除了和弦之外，绘制的布局受到所选处理点处的图案化模拟的影响。 在模拟之后，测量和弦并获得与绘制的布局和处理点相关联的长度。 图案化模拟可以在各种处理点处执行，并且每个模拟之后的弦长与相应的处理点相关联。 在各种处理点获得的长度集合用于定量评估布局质量，提高布局质量并调整处理窗口。