公开(公告)号：US07302671B2

公开(公告)日：2007-11-27

申请号：US11097552

申请日：2005-04-01

申请人： Fook-Luen Heng ,  Jin-Fuw Lee ,  Daniel L. Ostapko

发明人： Fook-Luen Heng ,  Jin-Fuw Lee ,  Daniel L. Ostapko

IPC分类号： G06F17/50

CPC分类号： H01L27/0207 ,  H01L27/092

摘要： An integrated circuit (IC) including at least one combinational logic path. The features in the combinational logic path are self compensating for out-of-focus effects. In particular, field effect transistor (FET) gates may be iso-focally spaced such that the gate (critical dimension) may move with changing focus, but the gate length remains the same. Alternately, logic circuits in a path may self-compensate for focus effects on individual circuits.

摘要翻译： 一种包括至少一个组合逻辑路径的集成电路（IC）。 组合逻辑路径中的特征是对于失焦效应的自我补偿。 特别地，场效应晶体管（FET）栅极可以是等焦点间隔开的，使得栅极（临界尺寸）可以随着焦点变化而移动，但是栅极长度保持相同。 或者，路径中的逻辑电路可以自我补偿各个电路上的聚焦效应。

公开(公告)号：US07084476B2

公开(公告)日：2006-08-01

申请号：US10787488

申请日：2004-02-26

申请人： Puneet Gupta ,  Fook-Luen Heng ,  David S. Kung ,  Daniel L. Ostapko

发明人： Puneet Gupta ,  Fook-Luen Heng ,  David S. Kung ,  Daniel L. Ostapko

IPC分类号： H01L29/00

CPC分类号： H01L27/0207 ,  H01L27/092

摘要： An integrated circuit (IC) including at least one combinational logic path. The combinational logic path includes two types of logic blocks cells that compensate each other for fabrication parameter effects on cell transistors. The two types may be dense cells with field effect transistor (FET) gates on contacted pitch and isolated cells with FET gates on wider than contacted pitch. Dense cell delay changes from the FET gates being printed out of focus are offset by isolated cell delay changes.

摘要翻译： 一种包括至少一个组合逻辑路径的集成电路（IC）。 组合逻辑路径包括两种类型的逻辑块，其彼此补偿用于对单元晶体管的制造参数影响。 这两种类型可以是在接触间距处具有场效应晶体管（FET）栅极的密集电池，并且具有FET栅极的隔离电池宽于接触间距。 从被打印出焦点的FET栅极的密集单元延迟变化被隔离的单元延迟变化抵消。

公开(公告)号：US06383847B1

公开(公告)日：2002-05-07

申请号：US09699895

申请日：2000-10-30

申请人： Gary S. Ditlow ,  Fook-Luen Heng ,  Mark A. Lavin ,  Daniel L. Ostapko ,  Jung H. Yoon

发明人： Gary S. Ditlow ,  Fook-Luen Heng ,  Mark A. Lavin ,  Daniel L. Ostapko ,  Jung H. Yoon

IPC分类号： H01L2182

CPC分类号： G03F1/00

摘要： In connection with the manufacture of chips having partitioned logic, a partitioned mask layout approach. This approach provides the chip exposure pattern as a set of partitions corresponding to macros or core functions and also handles glue logic and interconnect. A result of this approach is a simplified, cost-effective process that does not defer customization to other, potentially more time-consuming and inefficient tasks.

摘要翻译： 关于具有分割逻辑的芯片的制造，分割的掩模布局方法。 这种方法将芯片曝光模式提供为与宏或核心功能相对应的一组分区，并且还处理胶合逻辑和互连。 这种方法的结果是简化的，具有成本效益的过程，不会将定制推迟到其他可能更耗时和低效的任务。

公开(公告)号：US4025799A

公开(公告)日：1977-05-24

申请号：US629260

申请日：1975-11-06

申请人： Dennis T. Cox ,  Se J. Hong ,  Daniel L. Ostapko

发明人： Dennis T. Cox ,  Se J. Hong ,  Daniel L. Ostapko

IPC分类号： G11C8/10 ,  G11C17/12 ,  H03K19/0185 ,  H03K19/177 ,  H03M7/00 ,  H03K19/20 ,  G11C5/06

CPC分类号： H03K19/17708 ,  G11C17/12 ,  G11C8/10 ,  H03K19/018507 ,  H03M7/001

摘要： This specification describes a decoder for use in a programmable logic array (PLA) of the type having opposite ends of input lines of the array connected to outputs of different decoders. Instead of using the outputs of two two-bit decoders to drive four input lines, as was previously done, four one-bit decoders are used to drive the four input lines. This arrangement permits the one-bit decoders with minor modifications to be used to perform four one-bit decodes of four input signals, two two-bit decodes on two sets of two input signals on either side of the array and one two-bit decode on two input signals that are on opposite sides of the array.

摘要翻译： 本说明书描述了一种用于可编程逻辑阵列（PLA）的解码器，该解码器具有连接到不同解码器的输出的阵列的输入线的相对端的类型。 如前所述，代替使用两个两位解码器的输出来驱动四条输入线，四个一位解码器用于驱动四条输入线。 这种布置允许使用稍微修改的一位解码器来执行四个输入信号的四个一位解码，在阵列的任一侧的两组两个输入信号上的两个两位解码和一个两位解码 在阵列的相对两侧的两个输入信号上。

公开(公告)号：US07870531B2

公开(公告)日：2011-01-11

申请号：US12117841

申请日：2008-05-09

申请人： Subhrajit Bhattacharya ,  John Darringer ,  Daniel L. Ostapko

发明人： Subhrajit Bhattacharya ,  John Darringer ,  Daniel L. Ostapko

IPC分类号： G06F17/50

CPC分类号： H01L27/0207

摘要： A mask reuse methodology process in which the soft logic is implemented with a generic array type cell structure mask and a custom blocking mask. A system is provided comprising a mask set having a plurality of reusable masks corresponding to a plurality of hard intellectual property (IP) components; a generic array type cell mask; and a custom blocking mask that includes blocking regions that positionally correspond with a set of IP components printed on a die.

摘要翻译： 掩模复用方法过程，其中使用通用数组类型单元结构掩码和自定义阻止掩码来实现软逻辑。 提供一种系统，其包括具有对应于多个硬知识产权（IP）组件的多个可重复使用的掩模的掩模组; 通用数组类型的单元格掩码; 以及自定义阻挡掩模，其包括与印刷在管芯上的一组IP部件位置对应的阻挡区域。

公开(公告)号：US20080216037A1

公开(公告)日：2008-09-04

申请号：US12117841

申请日：2008-05-09

申请人： Subhrajit Bhattacharya ,  John Darringer ,  Daniel L. Ostapko

发明人： Subhrajit Bhattacharya ,  John Darringer ,  Daniel L. Ostapko

IPC分类号： G06F17/50

CPC分类号： H01L27/0207

摘要： A mask reuse methodology process in which the soft logic is implemented with a generic array type cell structure mask and a custom blocking mask. A system is provided comprising a mask set having a plurality of reusable masks corresponding to a plurality of hard intellectual property (IP) components; a generic array type cell mask; and a custom blocking mask that includes blocking regions that positionally correspond with a set of IP components printed on a die.

摘要翻译： 掩模复用方法过程，其中使用通用数组类型单元结构掩码和自定义阻止掩码来实现软逻辑。 提供一种系统，其包括具有对应于多个硬知识产权（IP）组件的多个可重复使用的掩模的掩模组; 通用数组类型的单元格掩码; 以及自定义阻挡掩模，其包括与印刷在管芯上的一组IP部件位置对应的阻挡区域。

公开(公告)号：US07469401B2

公开(公告)日：2008-12-23

申请号：US11359229

申请日：2006-02-22

申请人： Subhrajit Bhattacharya ,  John Darringer ,  Daniel L. Ostapko

发明人： Subhrajit Bhattacharya ,  John Darringer ,  Daniel L. Ostapko

IPC分类号： G06F17/50

CPC分类号： H01L27/0207

摘要： A mask reuse methodology process in which the soft logic is implemented with a generic array type cell structure mask and a custom blocking mask. A method is provided comprising printing a set of component cores onto a die at predetermined locations with a reusable mask set; providing a custom blocking mask that includes opaque regions that positionally correspond with the component cores on the die; superimposing the custom blocking mask with a generic array type cell mask to form superimposed masks; and using the superimposed masks to print generic array type cells onto the die with the exception of the predetermined locations where the set of component cores reside.

摘要翻译： 掩模复用方法过程，其中使用通用数组类型单元结构掩码和自定义阻止掩码来实现软逻辑。 提供了一种方法，包括：在具有可重复使用的掩模组的预定位置处将一组部件芯片打印到管芯上; 提供自定义阻挡掩模，其包括与裸片上的部件芯位置对应的不透明区域; 将自定义阻止掩码与通用数组类型的单元格掩码叠加以形成叠加的掩码; 并且使用叠加的掩模将通用阵列类型的单元格打印到管芯上，除了组件核心所在的预定位置之外。

公开(公告)号：US07269817B2

公开(公告)日：2007-09-11

申请号：US10776901

申请日：2004-02-10

申请人： Fook-Luen Heng ,  Mark A. Lavin ,  Jin-Fuw Lee ,  Daniel L. Ostapko ,  Alan E. Rosenbluth ,  Nakgeuon Seong

发明人： Fook-Luen Heng ,  Mark A. Lavin ,  Jin-Fuw Lee ,  Daniel L. Ostapko ,  Alan E. Rosenbluth ,  Nakgeuon Seong

IPC分类号： G06F17/50

CPC分类号： G03F1/36

摘要： A method and system for layout optimization relative to lithographic process windows which facilitates lithographic constraints to be non-localized in order to impart a capability of printing a given circuit with a process window beyond the process windows which are attainable with conventional simplified design rules. Pursuant to the method and system, lithographic capability and process windows are maximized to satisfy local circuit requirements and in order to achieve a maximally efficient layout. In this connection, there is employed a method utilizing a generalized lithographic process window as a measure when layout optimization is extended to a degree beyond that achieved by the simple fixed design rules which are applied to the design rules obtained is the advantage that a lithographic process window is determined purely through the calculation of image intensities and slopes, and as a result, the method can be quite rapid in application because it is possible to take advantage of known methods for rapid calculation of image intensity, and because there is obviated the need for geometrical shape processing during optimization.

摘要翻译： 一种用于相对于光刻工艺窗口的布局优化的方法和系统，其有助于光刻约束被非局部化，以便赋予给定电路打印超过可以​​用常规简化设计规则达到的过程窗口的处理窗口的能力。 根据方法和系统，光刻能力和工艺窗口最大化，以满足局部电路要求，并实现最大限度的高效布局。 在这方面，采用一种利用广义平版印刷工艺窗口作为测量的方法，当布局优化扩展到超过通过简单的固定设计规则实现的程度时，应用于所获得的设计规则是光刻工艺的优点 通过计算图像强度和斜率来确定窗口，结果，该方法在应用中可以相当快速，因为可以利用已知的方法来快速计算图像强度，并且因为不需要 用于优化期间的几何形状处理。

公开(公告)号：US4559611A

公开(公告)日：1985-12-17

申请号：US509697

申请日：1983-06-30

申请人： Daniel L. Ostapko

发明人： Daniel L. Ostapko

IPC分类号： G09G5/00 ,  G06F12/00 ,  G06F12/02 ,  G06F12/06 ,  G11C8/00 ,  G06F13/00

CPC分类号： G06F12/0207 ,  G11C8/00

摘要： Structure for enhancing data processing applications by the ability to write both horizontal and vertical lines into a two-dimensional array. The disclosure describes a mapping for storing an array in 64K memory chips, and the required data transformations, address calculations, and chip hardware. As described, the mapping and hardware provide bit addressability in both horizontal and vertical directions.

摘要翻译： 通过将水平和垂直线都写入二维阵列的能力来增强数据处理应用程序的结构。 本公开描述了用于在64K存储器芯片中存储阵列的映射，以及所需的数据变换，地址计算和芯片硬件。 如上所述，映射和硬件在水平和垂直方向都提供位寻址能力。

公开(公告)号：US4029970A

公开(公告)日：1977-06-14

申请号：US629259

申请日：1975-11-06

申请人： Se J. Hong ,  Daniel L. Ostapko

发明人： Se J. Hong ,  Daniel L. Ostapko

IPC分类号： H03K19/177 ,  H03M7/00 ,  H03K19/20 ,  G06F9/00 ,  H03K13/00

CPC分类号： H03K19/17708 ,  H03M7/001

摘要： This specification describes a decoder for a programmable logic array (PLA) having opposite ends of input lines of the array connected to outputs of different decoders. Previously two-bit decoders were arranged on opposite sides of the array to generate input variables from two sets of two different input signals each and feed those input variables to four input lines. Here, instead of using two-bit decoders, four one-bit decoders are positioned on each side. The outputs of these one-bit decoders are programmable to change the connections between them and the input lines of the array. The arrangement permits the decoders to perform one-bit, two-bit decoding on signals on the same side of the input lines, to do two-bit decoding on signals on opposite sides of the array and in combination with other sets of decoders to do three and four-bit decoding of input signals.

摘要翻译： 本说明书描述了用于可编程逻辑阵列（PLA）的解码器，其具有连接到不同解码器的输出的阵列的输入线的相对端。 以前在阵列的相对侧布置了两位解码器，以从两组两个不同的输入信号中产生输入变量，并将这些输入变量馈送到四条输入线。 这里，代替使用两位解码器，在每一侧定位四个一位解码器。 这些一位解码器的输出可编程为改变它们与阵列的输入线之间的连接。 该布置允许解码器对输入线的同一侧上的信号执行一比特的两比特解码，对阵列的相对侧上的信号进行两位解码，并结合其他解码器组来实现 输入信号的三位和四位解码。