公开(公告)号：US20130158023A1

公开(公告)日：2013-06-20

申请号：US13701224

申请日：2012-08-02

Applicant: Yuhong L. Ning ,  Weiming Xu ,  Rajesh Chopra ,  Peter Worland ,  Shuichan Xu

Inventor： Yuhong L. Ning ,  Weiming Xu ,  Rajesh Chopra ,  Peter Worland ,  Shuichan Xu

IPC: A61K31/5377 ,  A61K31/437 ,  A61K31/498 ,  C12Q1/68 ,  A61K31/53

CPC classification number: A61K31/5377 ,  A61K31/437 ,  A61K31/498 ,  A61K31/53 ,  C12Q1/6886 ,  C12Q2600/106 ,  C12Q2600/158

Abstract: Provided herein are methods for predicting the LKB1 status of a patient or a biological sample, comprising the measurement of particular gene expression levels relative to a set of reference levels that represent the gene expression level of a biological wild-type sample without LKB1 gene or protein loss or mutation and the gene expression level of a reference sample with LKB1 gene or protein loss or mutation. Further provided herein are methods for treating and/or preventing a cancer or a tumor syndrome in a patient, comprising administering an effective amount of a TOR kinase inhibitor to a patient having cancer or a tumor syndrome, characterized by particular gene expression levels.

Abstract translation: 本文提供了用于预测患者或生物样品的LKB1状态的方法，其包括相对于代表没有LKB1基因或蛋白质的生物野生型样品的基因表达水平的一组参考水平的特定基因表达水平的测量 损失或突变，以及具有LKB1基因或蛋白质丢失或突变的参考样品的基因表达水平。 本文还提供了用于治疗和/或预防患者的癌症或肿瘤综合征的方法，其包括以具有特定基因表达水平为特征的患有癌症或肿瘤综合征的患者施用有效量的TOR激酶抑制剂。

公开(公告)号：US06629207B1

公开(公告)日：2003-09-30

申请号：US09410693

申请日：1999-10-01

Applicant: Shinichi Yoshioka ,  Rajesh Chopra ,  Atsushi Hasegawa

Inventor： Shinichi Yoshioka ,  Rajesh Chopra ,  Atsushi Hasegawa

IPC: G06F1200

CPC classification number: G06F12/0864 ,  G06F12/1045 ,  G06F12/126

Abstract: Methods of operating an instruction cache memory in a data processing system are disclosed. The data processing system executes instructions and stores and receives data from a memory having locations in a memory space. The entries of the instruction cache memory include a number of sets (nsets), where each of the sets comprise a number of ways (nways). One or more first instructions may be executed to load one or more instructions into a first way of the instruction cache memory. One or more second instructions may be executed to lock the first way of the instruction cache memory. A sequence of instructions may be executed including the one or more instructions loaded in the first way of the instruction cache memory, and it may be predetermined that the one or more instructions loaded in the first way of the instruction cache memory will executed without retrieving the one or more instructions from the memory during execution of the sequence of instructions. The instruction cache memory may be controlled by a control register in a register space separate from the memory space. The one or more second instructions may include a PUT instruction for writing information to the control register that controls the locking of the instruction cache memory. The sequence of instructions including the one or more instructions loaded in the first way of the instruction cache memory may be executed in a manner where it is predetermined that the one or more instructions loaded in the first way of the instruction cache memory will be executed during execution of the sequence of instructions without a cache miss.

Abstract translation: 公开了在数据处理系统中操作指令高速缓冲存储器的方法。 数据处理系统执行指令并存储并从存储器空间中具有位置的存储器接收数据。 指令高速缓冲存储器的条目包括多个集合（nsets），其中每个集合包括多个方式（不管）。 可以执行一个或多个第一指令以将一个或多个指令加载到指令高速缓冲存储器的第一方式中。 可以执行一个或多个第二指令以锁定指令高速缓冲存储器的第一路。 可以执行指令序列，包括以指令高速缓存存储器的第一种方式加载的一个或多个指令，并且可以预先确定以指令高速缓冲存储器的第一种方式加载的一个或多个指令将不执行 在执行指令序列期间来自存储器的一个或多个指令。 指令高速缓存存储器可以由与存储器空间分开的寄存器空间中的控制寄存器来控制。 一个或多个第二指令可以包括用于向控制寄存器写入信息以控制指令高速缓冲存储器的锁定的PUT指令。 包括以指令高速缓冲存储器的第一种方式加载的一个或多个指令的指令序列可以以预定的方式执行，即以指令高速缓冲存储器的第一种方式加载的一个或多个指令将在 没有高速缓存未命中的指令序列的执行。

公开(公告)号：US06496905B1

公开(公告)日：2002-12-17

申请号：US09410555

申请日：1999-10-01

Applicant: Shinichi Yoshioka ,  Hsuan-Wen Wang ,  Rajesh Chopra ,  Jun-Wen Tsong

Inventor： Shinichi Yoshioka ,  Hsuan-Wen Wang ,  Rajesh Chopra ,  Jun-Wen Tsong

IPC: G06F1200

CPC classification number: G06F12/0879

Abstract: Methods and an apparatus for buffering write operations are disclosed. In one embodiment, a processing system bursts data to a bus. The processing system includes a memory cache, a write buffer unit, and a control unit. The memory cache produces an address and data. Included in the write buffer unit are a plurality of data locations coupled to the memory cache. The control unit directs the first data to any of the plurality of data locations.

Abstract translation: 公开了用于缓冲​​写入操作的方法和装置。 在一个实施例中，处理系统将数据突发到总线。 处理系统包括存储器高速缓存，写入缓冲器单元和控制单元。 内存缓存生成一个地址和数据。 包括在写入缓冲器单元中的是耦合到存储器高速缓存的多个数据位置。 控制单元将第一数据引导到多个数据位置中的任一个。

公开(公告)号：US09555033B2

公开(公告)日：2017-01-31

申请号：US13020031

申请日：2011-02-03

Applicant: Rajesh Chopra ,  Yuhong Ning ,  Sabita Sankar ,  Shuichan Xu ,  Weiming Xu

Inventor： Rajesh Chopra ,  Yuhong Ning ,  Sabita Sankar ,  Shuichan Xu ,  Weiming Xu

IPC: A61K31/5383 ,  A61K31/519 ,  A61K31/155 ,  A61K31/4985 ,  A61K31/7004

CPC classification number: A61K31/519 ,  A61K31/155 ,  A61K31/4985 ,  A61K31/7004 ,  A61K2300/00

Abstract: Provided herein are methods for treating and/or preventing a cancer or a tumor syndrome in a patient, comprising administering an effective amount of a TOR kinase inhibitor to a patient having cancer or a tumor syndrome, characterized by a LKB1 and/or AMPK gene or protein loss or mutation.

Abstract translation: 本文提供了用于治疗和/或预防患者中的癌症或肿瘤综合征的方法，包括向具有癌症或肿瘤综合征的患者施用有效量的TOR激酶抑制剂，其特征在于LKB1和/或AMPK基因或 蛋白质丢失或突变。

公开(公告)号：US08954803B2

公开(公告)日：2015-02-10

申请号：US13030358

申请日：2011-02-18

Applicant: Rajesh Chopra

Inventor： Rajesh Chopra

IPC: G06F11/00 ,  G06F11/263 ,  G06F11/27 ,  G11C29/56

CPC classification number: G06F11/263 ,  G06F11/27 ,  G11C29/56 ,  G11C29/56004

Abstract: A programmable characterization-debug-test engine (PCDTE) on an integrated circuit chip. The PCDTE includes an instruction memory that receives and stores instructions provided on a chip interface, and a configuration memory that receives and stores configuration values provided on the chip interface. The PCDTE also includes a controller that configures a plurality of address counters and data registers in response to the configuration values. The controller also executes the instructions, wherein read/write addresses and write data are retrieved from the counters in response to the instructions. The retrieved read/write addresses and write data are used to access a memory under test. Multiple ports of the memory under test may be simultaneously accessed. Multiple instructions may be linked. The instructions may specify special counting functions within the counters and/or specify integrated (linked) counters. The PCDTE may transmit information off of the chip to exercise transmit/receive circuitry of the chip.

Abstract translation: 集成电路芯片上的可编程特征调试测试引擎（PCDTE）。 PCDTE包括接收并存储提供在芯片接口上的指令的指令存储器，以及接收并存储在芯片接口上提供的配置值的配置存储器。 PCDTE还包括响应于配置值配置多个地址计数器和数据寄存器的控制器。 控制器还执行指令，其中响应于指令从计数器检索读/写地址和写数据。 检索到的读/写地址和写数据用于访问被测内存。 可以同时访问被测存储器的多个端口。 可以链接多个指令。 指令可以指定计数器内的特殊计数功能和/或指定集成（链接）计数器。 PCDTE可以从芯片传送信息来锻炼芯片的发射/接收电路。

公开(公告)号：US08906932B2

公开(公告)日：2014-12-09

申请号：US13417088

申请日：2012-03-09

Applicant: George W. Muller ,  Peter H. Schafer ,  Hon-Wah Man ,  Ling-Hua Zhang ,  Anita Gandhi ,  Rajesh Chopra

Inventor： George W. Muller ,  Peter H. Schafer ,  Hon-Wah Man ,  Ling-Hua Zhang ,  Anita Gandhi ,  Rajesh Chopra

IPC: A61K31/517 ,  A61K45/06 ,  A61K31/196 ,  A61K31/352 ,  A61K31/4184 ,  A61K31/475 ,  A61K31/704

CPC classification number: A61K31/517 ,  A61B18/18 ,  A61K31/196 ,  A61K31/352 ,  A61K31/4184 ,  A61K31/475 ,  A61K31/704 ,  A61K45/06 ,  A61K2300/00

Abstract: Provided herein are methods of treating, preventing and/or managing cancers, which comprise administering to a patient 3-(5-amino-2-methyl-4-oxo-4H-quinazolin-3-yl)-piperidine-2,6-dione, or an enantiomer or a mixture of enantiomers thereof, or a pharmaceutically acceptable salt, solvate, hydrate, co-crystal, clathrate, or polymorph thereof.

Abstract translation: 本文提供了治疗，预防和/或控制癌症的方法，其包括向患者施用3-（5-氨基-2-甲基-4-氧代-4H-喹唑啉-3-基） - 哌啶-2,6-二 二酮或其对映体或其对映异构体的混合物，或其药学上可接受的盐，溶剂化物，水合物，共结晶，包合物或其多晶型物。

公开(公告)号：US07587643B1

公开(公告)日：2009-09-08

申请号：US11213043

申请日：2005-08-25

Applicant: Rajesh Chopra

Inventor： Rajesh Chopra

IPC: G01R31/28

CPC classification number: G01R31/318544 ,  G01R31/318555 ,  G01R31/318558

Abstract: An integrated circuit may include a packet decoder to receive serial data and to decode JTAG signals from the packets received. A JTAG processor may test the electrical circuitry dependent on the JTAG signals decoded. In a further embodiment, a test system may include a library of selectable JTAG routines. An encoder may encode a signal with serial data representative of sequential JTAG signals for at least one of the selectable JTAG routines. In a method of testing, the integrated circuit may receive the serial data signal at a predetermined terminal. A portion of the serial data may be examined to determine the presence of a predefined signature key. JTAG data may then be parsed from the serial data and tests performed based on the parsed JTAG data.

Abstract translation: 集成电路可以包括用于接收串行数据并从所接收的分组中解码JTAG信号的分组解码器。 JTAG处理器可以根据解码的JTAG信号测试电路。 在另一个实施例中，测试系统可以包括可选择的JTAG例程库。 编码器可以编码具有表示用于可选择的JTAG例程中的至少一个的顺序JTAG信号的串行数据的信号。 在一种测试方法中，集成电路可以在预定的终端处接收串行数据信号。 可以检查一部分串行数据以确定预定义签名密钥的存在。 然后可以从串行数据中分析JTAG数据，并根据解析的JTAG数据执行测试。

公开(公告)号：US06553460B1

公开(公告)日：2003-04-22

申请号：US09410505

申请日：1999-10-01

Applicant: Rajesh Chopra ,  Shinichi Yoshioka ,  Mark Debbage

Inventor： Rajesh Chopra ,  Shinichi Yoshioka ,  Mark Debbage

IPC: G06F1200

CPC classification number: G06F9/30047 ,  G06F9/30087 ,  G06F9/3836 ,  G06F9/3855 ,  G06F9/3857 ,  G06F12/0808 ,  G06F12/0831 ,  G06F12/1063

Abstract: Methods of managing a cache memory system in a data processing system are disclosed. The data processing system executes instructions and stores and receives data from a memory having locations in a memory space. The entries of the cache memory are in locations in a register space separate from the memory space. A first instruction that operates only on locations in a register space but not on locations in memory space may be executed to obtain address information from at least one entry of the cache memory. The obtained address information be compared with target address information. If the comparison between the obtained address information and the target address information results in a correspondence, then a first operation may be performed on the entry of the cache memory. If the comparison between the obtained address information and the target address information does not result in a correspondence, then the fit first operations not performed on the entry of the cache memory. Management operations may thus be performed on the cache memory without using locations in memory space. The first operation may include invalidate, flush or purge operations. The cache memory may be a virtual cache memory that has a plurality of entries each including physical address information and logical address information. The obtained address information, may be logical address information or physical address information. The first instruction may be a GET instruction for reading information from entries of the translation lookaside buffer or the cache memory. The second instruction may be a PUT instruction for writing information to entries of the translation lookaside buffer or the cache memory.

Abstract translation: 公开了一种在数据处理系统中管理高速缓冲存储器系统的方法。 数据处理系统执行指令并存储并从存储器空间中具有位置的存储器接收数据。 高速缓冲存储器的条目位于与存储器空间分开的寄存器空间中的位置。 可以执行仅在寄存器空间中的位置而不在存储器空间中的位置上操作的第一指令，以从高速缓冲存储器的至少一个条目获得地址信息。 将获得的地址信息与目标地址信息进行比较。 如果获得的地址信息和目标地址信息之间的比较导致对应关系，则可以对高速缓冲存储器的条目执行第一操作。 如果所获得的地址信息与目标地址信息之间的比较不产生对应关系，则对高速缓冲存储器的条目不进行适合的第一操作。 因此，可以在高速缓冲存储器上执行管理操作，而不使用存储空间中的位置。 第一个操作可能包括无效，冲洗或清除操作。 高速缓冲存储器可以是具有多个条目的虚拟高速缓冲存储器，每个条目包括物理地址信息和逻辑地址信息。 所获得的地址信息可以是逻辑地址信息或物理地址信息。 第一指令可以是用于从翻译后备缓冲器或高速缓冲存储器的条目读取信息的GET指令。 第二指令可以是用于将信息写入到翻译后备缓冲器或高速缓冲存储器的条目的PUT指令。