公开(公告)号：US20100199045A1

公开(公告)日：2010-08-05

申请号：US12364984

申请日：2009-02-03

申请人： Gordon Bell ,  Anil Krishna ,  Srinivasan Ramani

发明人： Gordon Bell ,  Anil Krishna ,  Srinivasan Ramani

IPC分类号： G06F12/08 ,  G06F9/312

CPC分类号： G06F12/0875 ,  G06F9/3826 ,  G06F9/3834 ,  G06F9/3857

摘要： A system and method to optimize runahead operation for a processor without use of a separate explicit runahead cache structure. Rather than simply dropping store instructions in a processor runahead mode, store instructions write their results in an existing processor store queue, although store instructions are not allowed to update processor caches and system memory. Use of the store queue during runahead mode to hold store instruction results allows more recent runahead load instructions to search retired store queue entries in the store queue for matching addresses to utilize data from the retired, but still searchable, store instructions. Retired store instructions could be either runahead store instructions retired, or retired store instructions that executed before entering runahead mode.

摘要翻译： 一种用于在不使用单独的显式跑道缓存结构的情况下优化处理器的跑步头操作的系统和方法。 尽管存储指令不允许更新处理器缓存和系统存储器，但存储指令将其结果写入现有的处理器存储队列中，而不是简单地将存储指令放在处理器跑头模式中。 在跑步模式期间使用存储队列来保存存储指令结果允许更多的最新跑步加载指令来搜索存储队列中的退出存储队列条目以匹配地址以利用来自已退休但仍可搜索的存储指令的数据。 退休存储指令可以是退出存储指令退出，或退出存储指令，在进入排头模式之前执行。

公开(公告)号：US20100312970A1

公开(公告)日：2010-12-09

申请号：US12478555

申请日：2009-06-04

申请人： Gordon B. Bell ,  Anil Krishna ,  Brian M. Rogers ,  Ken V. Vu

发明人： Gordon B. Bell ,  Anil Krishna ,  Brian M. Rogers ,  Ken V. Vu

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/121

摘要： The illustrative embodiments provide a method, apparatus, and computer program product for managing a number of cache lines in a cache. In one illustrative embodiment, it is determined whether activity on a memory bus in communication with the cache exceeds a threshold activity level. A least important cache line is located in the cache responsive to a determination that the threshold activity level is exceeded, wherein the least important cache line is located using a cache replacement scheme. It is determined whether the least important cache line is clean responsive to the determination that the threshold activity level is exceeded. The least important cache line is selected for replacement in the cache responsive to a determination that the least important cache line is clean. A clean cache line is located within a subset of the number of cache lines and selecting the clean cache line for replacement responsive to an absence of a determination that the least important cache line is not clean, wherein the each cache line in the subset is examined in ascending order of importance according to the cache replacement scheme.

摘要翻译： 说明性实施例提供了用于管理高速缓存中的多条高速缓存行的方法，装置和计算机程序产品。 在一个说明性实施例中，确定与高速缓存通信的存储器总线上的活动是否超过阈值活动级别。 响应于确定超出了阈值活动级别，至少重要的高速缓存行位于缓存中，其中使用高速缓存替换方案来定位最不重要的高速缓存行。 响应于超过阈值活动水平的确定，确定最不重要的高速缓存行是否是干净的。 响应于确定最不重要的高速缓存行是干净的，在缓存中选择最不重要的高速缓存行用于替换。 干净的高速缓存行位于高速缓存行数的一个子集内，并且响应于不存在最不重要的高速缓存行不干净的确定，选择干净的高速缓存行进行替换，其中检查子集中的每个高速缓存行 按照缓存替换方案的重要性升序排列。

公开(公告)号：US20090157968A1

公开(公告)日：2009-06-18

申请号：US11954936

申请日：2007-12-12

申请人： Gordon B. Bell ,  Anil Krishna ,  Nicholas D. Lindbert ,  Ken V. Vu

发明人： Gordon B. Bell ,  Anil Krishna ,  Nicholas D. Lindbert ,  Ken V. Vu

IPC分类号： G06F12/08

CPC分类号： G06F12/0864

摘要： A cache memory including a plurality of sets of cache lines, and providing an implementation for increasing the associativity of selected sets of cache lines including the combination of providing a group of parameters for determining the worthiness of a cache line stored in a basic set of cache lines, providing a partner set of cache lines, in the cache memory, associated with the basic set, applying the group of parameters to determine the worthiness level of a cache line in the basic set and responsive to a determination of a worthiness in excess of a predetermined level, for a cache line, storing said worthiness level cache line in said partner set.

摘要翻译： 一种高速缓冲存储器，包括多组高速缓存行，并且提供用于增加所选择的高速缓存行集合的关联性的实现，包括提供用于确定存储在基本高速缓存中的高速缓存行的价值的一组参数的组合 在高速缓冲存储器中提供与基本集合相关联的一组高速缓存行，应用该组参数以确定基本集合中的高速缓存行的有效性水平，并且响应于超过 用于高速缓存行的预定级别，将所述有价值级别的高速缓存行存储在所述伙伴集合中。

公开(公告)号：US08200905B2

公开(公告)日：2012-06-12

申请号：US12192072

申请日：2008-08-14

申请人： Gordon Bernard Bell ,  Gordon Taylor Davis ,  Jeffrey Haskell Derby ,  Anil Krishna ,  Srinivasan Ramani ,  Ken Vu ,  Steve Woolet

发明人： Gordon Bernard Bell ,  Gordon Taylor Davis ,  Jeffrey Haskell Derby ,  Anil Krishna ,  Srinivasan Ramani ,  Ken Vu ,  Steve Woolet

IPC分类号： G06F13/00

CPC分类号： G06F12/0862 ,  G06F12/0831 ,  G06F2212/6026

摘要： A processing system includes a memory and a first core configured to process applications. The first core includes a first cache. The processing system includes a mechanism configured to capture a sequence of addresses of the application that miss the first cache in the first core and to place the sequence of addresses in a storage array; and a second core configured to process at least one software algorithm. The at least one software algorithm utilizes the sequence of addresses from the storage array to generate a sequence of prefetch addresses. The second core issues prefetch requests for the sequence of the prefetch addresses to the memory to obtain prefetched data and the prefetched data is provided to the first core if requested.

摘要翻译： 处理系统包括被配置为处理应用的存储器和第一核心。 第一个核心包括第一个缓存。 处理系统包括被配置为捕获错过第一核心中的第一高速缓存的应用程序的地址序列并将地址序列放置在存储阵列中的机制; 以及被配置为处理至少一个软件算法的第二核心。 所述至少一个软件算法利用来自存储阵列的地址序列来生成预取地址序列。 第二个核心将预取地址序列的预取请求发送到存储器以获得预取数据，并且如果请求，则将预取数据提供给第一核。

公开(公告)号：US08639886B2

公开(公告)日：2014-01-28

申请号：US12364984

申请日：2009-02-03

申请人： Gordon Bell ,  Anil Krishna ,  Srinivasan Ramani

发明人： Gordon Bell ,  Anil Krishna ,  Srinivasan Ramani

IPC分类号： G06F12/08

CPC分类号： G06F12/0875 ,  G06F9/3826 ,  G06F9/3834 ,  G06F9/3857

摘要： A system and method to optimize runahead operation for a processor without use of a separate explicit runahead cache structure. Rather than simply dropping store instructions in a processor runahead mode, store instructions write their results in an existing processor store queue, although store instructions are not allowed to update processor caches and system memory. Use of the store queue during runahead mode to hold store instruction results allows more recent runahead load instructions to search retired store queue entries in the store queue for matching addresses to utilize data from the retired, but still searchable, store instructions. Retired store instructions could be either runahead store instructions retired, or retired store instructions that executed before entering runahead mode.

摘要翻译： 一种用于在不使用单独的显式跑道缓存结构的情况下优化处理器的跑步头操作的系统和方法。 尽管存储指令不允许更新处理器缓存和系统存储器，但存储指令将其结果写入现有的处理器存储队列中，而不是简单地将存储指令放在处理器跑头模式中。 在跑步模式期间使用存储队列来保存存储指令结果允许更多的最新跑步加载指令来搜索存储队列中的退出存储队列条目以匹配地址以利用来自已退休但仍可搜索的存储指令的数据。 退休存储指令可以是退出存储指令退出，或退出存储指令，在进入排头模式之前执行。

公开(公告)号：US08438339B2

公开(公告)日：2013-05-07

申请号：US12633976

申请日：2009-12-09

申请人： Anil Krishna ,  Brian M. Rogers

发明人： Anil Krishna ,  Brian M. Rogers

IPC分类号： G06F12/00

CPC分类号： G06F12/0842

摘要： The illustrative embodiments provide a method, a computer program product, and an apparatus for managing a cache. A probability of a future request for data to be stored in a portion of the cache by a thread is identified for each of the number of threads to form a number of probabilities. The data is stored with a rank in a number of ranks in the portion of the cache responsive to receiving the future request from the thread in the number of threads for the data. The rank is selected using the probability in the number of probabilities for the thread.

摘要翻译： 说明性实施例提供了一种方法，计算机程序产品和用于管理高速缓存的装置。 针对线程数量的每一个标识未来要求将数据存储在线程的一部分缓存中的概率，以形成多个概率。 该数据以缓存部分中的多个等级排列存储，响应于在数据线程中从线程接收将来的请求。 使用线程概率的概率来选择等级。

公开(公告)号：US08140767B2

公开(公告)日：2012-03-20

申请号：US12478555

申请日：2009-06-04

申请人： Gordon Bernard Bell ,  Anil Krishna ,  Brian Michael Rogers ,  Ken Van Vu

发明人： Gordon Bernard Bell ,  Anil Krishna ,  Brian Michael Rogers ,  Ken Van Vu

IPC分类号： G06F12/08

CPC分类号： G06F12/121

摘要： The illustrative embodiments provide a method, apparatus, and computer program product for managing a number of cache lines in a cache. In one illustrative embodiment, it is determined whether activity on a memory bus in communication with the cache exceeds a threshold activity level. A least important cache line is located in the cache responsive to a determination that the threshold activity level is exceeded, wherein the least important cache line is located using a cache replacement scheme. It is determined whether the least important cache line is clean responsive to the determination that the threshold activity level is exceeded. The least important cache line is selected for replacement in the cache responsive to a determination that the least important cache line is clean. A clean cache line is located within a subset of the number of cache lines and selecting the clean cache line for replacement responsive to an absence of a determination that the least important cache line is not clean, wherein the each cache line in the subset is examined in ascending order of importance according to the cache replacement scheme.

摘要翻译： 说明性实施例提供了用于管理高速缓存中的多条高速缓存行的方法，装置和计算机程序产品。 在一个说明性实施例中，确定与高速缓存通信的存储器总线上的活动是否超过阈值活动级别。 响应于确定超过了阈值活动级别，至少重要的高速缓存行位于缓存中，其中使用高速缓存替换方案来定位最不重要的高速缓存行。 响应于超过阈值活动水平的确定，确定最不重要的高速缓存行是否是干净的。 响应于确定最不重要的高速缓存行是干净的，在缓存中选择最不重要的高速缓存行用于替换。 干净的高速缓存行位于高速缓存行数量的一个子集内，并且响应于不存在最不重要的高速缓存行不干净的确定而选择用于替换的干净高速缓存行，其中检查子集中的每个高速缓存行 按照缓存替换方案的重要性升序排列。

公开(公告)号：US08543767B2

公开(公告)日：2013-09-24

申请号：US13488215

申请日：2012-06-04

申请人： Gordon B. Bell ,  Gordon T. Davis ,  Jeffrey H. Derby ,  Anil Krishna ,  Srinivasan Ramani ,  Ken Vu ,  Steve Woolet

发明人： Gordon B. Bell ,  Gordon T. Davis ,  Jeffrey H. Derby ,  Anil Krishna ,  Srinivasan Ramani ,  Ken Vu ,  Steve Woolet

IPC分类号： G06F13/00

CPC分类号： G06F12/0862 ,  G06F12/0831 ,  G06F2212/6026

摘要： A processing system includes a memory and a first core configured to process applications. The first core includes a first cache. The processing system includes a mechanism configured to capture a sequence of addresses of the application that miss the first cache in the first core and to place the sequence of addresses in a storage array; and a second core configured to process at least one software algorithm. The at least one software algorithm utilizes the sequence of addresses from the storage array to generate a sequence of prefetch addresses. The second core issues prefetch requests for the sequence of the prefetch addresses to the memory to obtain prefetched data and the prefetched data is provided to the first core if requested.

摘要翻译： 处理系统包括被配置为处理应用的存储器和第一核心。 第一个核心包括第一个缓存。 处理系统包括被配置为捕获错过第一核心中的第一高速缓存的应用程序的地址序列并将地址序列放置在存储阵列中的机制; 以及被配置为处理至少一个软件算法的第二核心。 所述至少一个软件算法利用来自存储阵列的地址序列来生成预取地址序列。 第二个核心将预取地址序列的预取请求发送到存储器以获得预取数据，并且如果请求，则将预取数据提供给第一核。

公开(公告)号：US20120246406A1

公开(公告)日：2012-09-27

申请号：US13488215

申请日：2012-06-04

申请人： Gordon Bernard Bell ,  Gordon Taylor Davis ,  Jeffrey Haskell Derby ,  Anil Krishna ,  Srinivasan Ramani ,  Ken Vu ,  Steve Woolet

发明人： Gordon Bernard Bell ,  Gordon Taylor Davis ,  Jeffrey Haskell Derby ,  Anil Krishna ,  Srinivasan Ramani ,  Ken Vu ,  Steve Woolet

IPC分类号： G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/0831 ,  G06F2212/6026

摘要： A processing system includes a memory and a first core configured to process applications. The first core includes a first cache. The processing system includes a mechanism configured to capture a sequence of addresses of the application that miss the first cache in the first core and to place the sequence of addresses in a storage array; and a second core configured to process at least one software algorithm. The at least one software algorithm utilizes the sequence of addresses from the storage array to generate a sequence of prefetch addresses. The second core issues prefetch requests for the sequence of the prefetch addresses to the memory to obtain prefetched data and the prefetched data is provided to the first core if requested.

摘要翻译： 处理系统包括被配置为处理应用的存储器和第一核心。 第一个核心包括第一个缓存。 处理系统包括被配置为捕获错过第一核心中的第一高速缓存的应用程序的地址序列并将地址序列放置在存储阵列中的机制; 以及被配置为处理至少一个软件算法的第二核心。 所述至少一个软件算法利用来自存储阵列的地址序列来生成预取地址序列。 第二个核心将预取地址序列的预取请求发送到存储器以获得预取数据，并且如果请求，则将预取数据提供给第一核。

公开(公告)号：US20120124291A1

公开(公告)日：2012-05-17

申请号：US12946883

申请日：2010-11-16

申请人： Heather D. Achilles ,  Timothy Hume Heil ,  Anil Krishna ,  Nicholas David Lindberg ,  Steven Paul VanderWiel ,  Shaul Yifrach

发明人： Heather D. Achilles ,  Timothy Hume Heil ,  Anil Krishna ,  Nicholas David Lindberg ,  Steven Paul VanderWiel ,  Shaul Yifrach

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0888 ,  G06F12/122

摘要： A selective cache includes a set configured to receive data evicted from a number of primary sets of a primary cache. The selective cache also includes a counter associated with the set. The counter is configured to indicate a frequency of access to data within the set. A decision whether to replace data in the set with data from one of the primary sets is based on a value of the counter.

摘要翻译： 选择性高速缓存包括被配置为接收从主要高速缓存的多个主组驱逐的数据的集合。 选择性高速缓存还包括与该组相关联的计数器。 计数器被配置为指示访问集合内的数据的频率。 是否使用来自主要集合之一的数据替换集合中的数据的决定是基于计数器的值。