公开(公告)号：US07757046B2

公开(公告)日：2010-07-13

申请号：US10262363

申请日：2002-09-30

申请人： Sujat Jamil ,  Hang T. Nguyen ,  Samantha J. Edirisooriya ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

发明人： Sujat Jamil ,  Hang T. Nguyen ,  Samantha J. Edirisooriya ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

IPC分类号： G06F12/12

CPC分类号： G06F12/0855 ,  G06F12/0831 ,  Y02D10/13

摘要： A method and apparatus for optimizing line writes in cache coherent systems. A new cache line may be allocated without loading data to fill the new cache line when a store buffer coalesces enough stores to fill the cache line. Data may be loaded to fill the line if an insufficient number of stores are coalesced to fill the entire cache line. The cache line may be allocated by initiating a read and invalidate request and asserting a back-off signal to cancel the read if there is an indication that the coalesced stores will fill the cache line.

摘要翻译： 一种用于优化高速缓存一致系统中线路写入的方法和装置。 当存储缓冲区合并足够的存储以填充高速缓存行时，可以分配新的高速缓存行而不加载数据以填充新的高速缓存行。 如果没有足够数量的商店合并来填充整个高速缓存行，则可能会加载数据以填充该行。 可以通过启动读取和无效请求来分配高速缓存行，并且如果存在合并的存储将填充高速缓存行的指示，则断言回退信号以取消读取。

公开(公告)号：US07634603B2

公开(公告)日：2009-12-15

申请号：US12180401

申请日：2008-07-25

申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

IPC分类号： G06F13/00

CPC分类号： G06F13/4217

摘要： Systems and methods for early fixed latency subtractive decoding are disclosed. The subtractive decoding device speculatively acknowledges a bus transaction within a fixed time period that is the same as the time period for positive decoding. Pipelining of a new bus transaction may therefore be accomplished each new time period. A bus transaction may be retried if no acknowledgement occurs within the fixed time period.

摘要翻译： 公开了早期固定延迟减法解码的系统和方法。 减法解码装置在与正解码的时间段相同的固定时间段内推测性地确认总线事务。 因此，可以在每个新的时间段内完成新的公交交易的流水线。 如果在固定时间段内没有发生确认，则可以重试总线事务。

公开(公告)号：US07487299B2

公开(公告)日：2009-02-03

申请号：US11124309

申请日：2005-05-06

申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F12/126 ,  G06F12/0804 ,  G06F12/0864 ,  G06F2212/1028 ,  Y02D10/13

摘要： A system, method, and apparatus for a cache memory to support a low power mode of operation.

摘要翻译： 一种用于缓存存储器以支持低功率操作模式的系统，方法和装置。

公开(公告)号：US07464227B2

公开(公告)日：2008-12-09

申请号：US10316785

申请日：2002-12-10

申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

IPC分类号： G06F12/08

CPC分类号： G06F12/0831

摘要： A system and method for improved cache performance is disclosed. In one embodiment, a processor with a cache having a dirty cache line subject to eviction may send the dirty cache line to an available replacement block in another processor's cache. In one embodiment, an available replacement block may contain a cache line in an invalid state. In another embodiment, an available replacement block may contain a cache line in an invalid state or in a shared state. Multiple transfers of the dirty cache line to more than one processor's cache may be inhibited using a set of accept signals and backoff signals. These accept signals may be combined to inhibit multiple processors from accepting the dirty cache line, as well as to inhibit the system memory from accepting the dirty cache line.

摘要翻译： 公开了一种用于提高缓存性能的系统和方法。 在一个实施例中，具有高速缓存具有被驱逐的脏高速缓存线的处理器可以将脏高速缓存行发送到另一处理器的高速缓存中的可用替换块。 在一个实施例中，可用替换块可以包含处于无效状态的高速缓存行。 在另一个实施例中，可用替换块可以包含处于无效状态或共享状态的高速缓存行。 可以使用一组接受信号和退避信号来将脏缓存线路多次传送到多于一个处理器的高速缓存。 可以组合这些接受信号以抑制多个处理器接受脏高速缓存行，并且禁止系统存储器接受脏高速缓存行。

公开(公告)号：US07353317B2

公开(公告)日：2008-04-01

申请号：US11027709

申请日：2004-12-28

申请人： Samantha J. Edirisooriya ,  Steven J. Tu ,  Gregory W. Tse ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Hang T. Nguyen

发明人： Samantha J. Edirisooriya ,  Steven J. Tu ,  Gregory W. Tse ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Hang T. Nguyen

IPC分类号： G06F13/00

CPC分类号： G06F13/36 ,  G06F13/4022

摘要： Some embodiments of the invention include an address interconnect and a data interconnect to transfer data among a number of devices. The data interconnect is configured to transfer data among the devices via multiple transfer paths. A transfer of data on one transfer path is independent from a transfer of data on another transfer path. In some cases, data is concurrently transferred among more than two of the devices on at least one of the address interconnect and the data interconnect. Other embodiments are described and claimed.

摘要翻译： 本发明的一些实施例包括地址互连和用于在多个设备之间传送数据的数据互连。 数据互连被配置为经由多个传送路径在设备之间传送数据。 在一个传输路径上传输数据与另一个传输路径上的数据传输无关。 在某些情况下，在地址互连和数据互连中的至少一个上，在多于两个设备中同时传送数据。 描述和要求保护其他实施例。

公开(公告)号：US07234028B2

公开(公告)日：2007-06-19

申请号：US10335131

申请日：2002-12-31

申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

IPC分类号： G06F12/08

CPC分类号： G06F12/0835 ,  G06F12/0831 ,  Y02D10/13

摘要： A multiprocessor system may include multiple processors and multiple caches associated with the processors. The system may employ a memory snarfing technique to reduce writes to the system (or main) memory. Cache-ownership capable agents, e.g., agents with write-back caches, may snarf the data (obtain the cache line) if the required cache line is in a valid state in the agent's cache.

摘要翻译： 多处理器系统可以包括与处理器相关联的多个处理器和多个高速缓存。 系统可以采用存储器扼杀技术来减少对系统（或主）存储器的写入。 如果所需的高速缓存行处于代理的高速缓存中的有效状态，则具有缓存所有权代理（例如具有回写高速缓存的代理）可以将数据（获得高速缓存行）剔除。

公开(公告)号：US07159077B2

公开(公告)日：2007-01-02

申请号：US10882509

申请日：2004-06-30

申请人： Steven J. Tu ,  Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Hang T. Nguyen

发明人： Steven J. Tu ,  Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Hang T. Nguyen

IPC分类号： G06F12/00

CPC分类号： G06F12/0835 ,  G06F12/0862 ,  G06F2212/507

摘要： A computer system has a plurality of processors in a multiprocessor system with each processor associated with a cache memory. The cache traffic is monitored by the respective processors to determine the load for each of the cache memories. Signals corresponding to the cache loads are generated and analyzed. A target processor is selected for a push data operation from a bus agent to the cache memory using the load information. The push operations to the caches are optimized based on the cache traffic information.

摘要翻译： 计算机系统在多处理器系统中具有多个处理器，每个处理器与高速缓存存储器相关联。 高速缓存流量由相应的处理器监视以确定每个高速缓冲存储器的负载。 生成和分析与缓存负载相对应的信号。 使用负载信息，从总线代理到高速缓冲存储器，选择目标处理器进行推送数据操作。 基于缓存流量信息优化对高速缓存的推送操作。

公开(公告)号：US07685379B2

公开(公告)日：2010-03-23

申请号：US11123503

申请日：2005-05-06

申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

IPC分类号： G06F12/12 ,  G06F13/00

CPC分类号： G06F12/126 ,  G06F12/0804 ,  G06F12/0864 ,  G06F2212/1028 ,  Y02D10/13

摘要： A system, method, and apparatus for a cache memory to support a low power mode of operation.

摘要翻译： 一种用于缓存存储器以支持低功率操作模式的系统，方法和装置。

公开(公告)号：US20080282008A1

公开(公告)日：2008-11-13

申请号：US12180401

申请日：2008-07-25

申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

IPC分类号： G06F13/372

CPC分类号： G06F13/4217

摘要： Systems and methods for early fixed latency subtractive decoding are disclosed. The subtractive decoding device speculatively acknowledges a bus transaction within a fixed time period that is the same as the time period for positive decoding. Pipelining of a new bus transaction may therefore be accomplished each new time period. A bus transaction may be retried if no acknowledgement occurs within the fixed time period.

摘要翻译： 公开了早期固定延迟减法解码的系统和方法。 减法解码装置在与正解码的时间段相同的固定时间段内推测性地确认总线事务。 因此，可以在每个新的时间段内完成新的公交交易的流水线。 如果在固定时间段内没有发生确认，则可以重试总线事务。

公开(公告)号：US07406552B2

公开(公告)日：2008-07-29

申请号：US11724765

申请日：2007-03-16

申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

IPC分类号： G06F13/00 ,  G06F13/36

CPC分类号： G06F13/4217

摘要： Systems and methods for early fixed latency subtractive decoding are disclosed. The subtractive decoding device speculatively, or conditionally, acknowledges a bus transaction within a fixed time period that is the same as the time period for positive decoding. Pipelining of a new bus transaction may therefore be accomplished each new time period. A bus transaction may be retried if no acknowledgement occurs within the fixed time period.

摘要翻译： 公开了早期固定延迟减法解码的系统和方法。 推定或条件地减法解码装置在与正解码的时间段相同的固定时间段内确认总线事务。 因此，可以在每个新的时间段内完成新的公交交易的流水线。 如果在固定时间段内没有发生确认，则可以重试总线事务。