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    Multiprocessor breakpoint
    35.
    发明申请
    Multiprocessor breakpoint 失效
    多处理器断点

    公开(公告)号：US20060282707A1

    公开(公告)日：2006-12-14

    申请号：US11148804

    申请日：2005-06-09

    申请人： Mark Rosenbluth ,  Xiao-Feng Li ,  Dz-ching Ju ,  Aaron Kunze

    发明人： Mark Rosenbluth ,  Xiao-Feng Li ,  Dz-ching Ju ,  Aaron Kunze

    IPC分类号： G06F11/00

    CPC分类号： G06F11/3648

    摘要： Techniques that may be utilized in a multiprocessor system are described. In one embodiment, one or more signals are generated to indicate that a breakpoint instruction is executed by one of the plurality of processors in the multiprocessor system.

    摘要翻译： 描述可在多处理器系统中使用的技术。 在一个实施例中，生成一个或多个信号以指示断点指令由多处理器系统中的多个处理器之一执行。

    Expansion of compute engine code space by sharing adjacent control stores using interleaved program addresses
    38.
    发明申请
    Expansion of compute engine code space by sharing adjacent control stores using interleaved program addresses 审中-公开
    通过使用交错的程序地址共享相邻的控制存储来扩展计算引擎代码空间

    公开(公告)号：US20060095730A1

    公开(公告)日：2006-05-04

    申请号：US10955643

    申请日：2004-09-30

    申请人： Gilbert Wolrich ,  Mark Rosenbluth ,  Matthew Adiletta ,  Hugh Wilkinson ,  Jose Niell ,  Rajagopal Narayanan ,  Sanjeev Jain

    发明人： Gilbert Wolrich ,  Mark Rosenbluth ,  Matthew Adiletta ,  Hugh Wilkinson ,  Jose Niell ,  Rajagopal Narayanan ,  Sanjeev Jain

    IPC分类号： G06F9/30

    CPC分类号： G06F12/0607 ,  G06F9/3802 ,  G06F9/3814 ,  G06F9/3851

    摘要： Method and apparatus to support expansion of compute engine code space by sharing adjacent control stores using interleaved addressing schemes. Instructions corresponding to an original instruction thread are partitioned into multiple interleaved sequences that are stored in respective control stores. During thread execution, instructions are retrieved from the control stores in a repeated order based on the interleaving scheme. For example, in one embodiment two compute engines share two control stores. Thus, instructions for a given thread are sequentially loaded from the control stores in an alternating manner. In another embodiment, four control stores are shared by four compute engines. In this case, the instructions in a thread are interleave using four stores, and each store is accessed every fourth instruction in the code sequence. Schemes are also provided for handling branching operations to maintain synchronized access to the control stores.

    摘要翻译： 通过使用交错寻址方案共享相邻控制存储器来支持计算引擎代码空间的扩展的方法和装置。 与原始指令线程相对应的指令被划分为存储在相应控制存储器中的多个交错序列。 在线程执行期间，基于交织方案以重复的顺序从控制存储器检索指令。 例如，在一个实施例中，两个计算引擎共享两个控制存储。 因此，给定线程的指令以交替方式从控制存储器顺序加载。 在另一个实施例中，四个控制存储由四个计算引擎共享。 在这种情况下，线程中的指令使用四个存储进行交织，并且每个存储在代码序列中每第四个指令被访问。 还提供了处理分支操作以维持对控制存储的同步访问的方案。

    Method of implementing off-chip cache memory in dual-use SRAM memory for network processors
    39.
    发明申请
    Method of implementing off-chip cache memory in dual-use SRAM memory for network processors 有权
    在网络处理器的双用SRAM存储器中实现片外高速缓存的方法

    公开(公告)号：US20050216667A1

    公开(公告)日：2005-09-29

    申请号：US10811608

    申请日：2004-03-29

    申请人： Mason Cabot ,  Frank Hady ,  Mark Rosenbluth

    发明人： Mason Cabot ,  Frank Hady ,  Mark Rosenbluth

    IPC分类号： G06F12/00 ,  G06F12/08

    CPC分类号： G06F12/0802 ,  G06F2212/601

    摘要： A method, apparatus, and system for implementing off-chip cache memory in dual-use static random access memory (SRAM) memory for network processors. An off-chip SRAM memory store is partitioned into a resizable cache region and general-purpose use region (i.e., conventional SRAM use). The cache region is used to store cached data corresponding to portions of data contained in a second off-chip memory store, such as a dynamic RAM (DRAM) memory store or an alternative type of memory store, such as a Rambus DRAM (RDRAM) memory store. An on-chip cache management controller is integrated on the network processor. Various cache management schemes are disclosed, including hardware-based cache tag arrays, memory-based cache tag arrays, content-addressable memory (CAM)-based cache management, and memory address-to-cache line lookup schemes. Under one scheme, multiple network processors are enabled to access shared SRAM and shared DRAM, wherein a portion of the shared SRAM is used as a cache for the shared DRAM.

    摘要翻译： 一种用于在用于网络处理器的两用静态随机存取存储器（SRAM）存储器中实现片外高速缓冲存储器的方法，装置和系统。 片外SRAM存储器被分割成可调整大小的高速缓存区域和通用用途区域（即常规SRAM使用）。 高速缓存区域用于存储对应于包含在第二片外存储器存储器（例如动态RAM（DRAM）存储器存储器或诸如Rambus DRAM（RDRAM））的替代类型的存储器存储器中的数据部分的缓存数据， 记忆库。 片上缓存管理控制器集成在网络处理器上。 公开了各种高速缓存管理方案，包括基于硬件的高速缓存标签阵列，基于存储器的高速缓存标签阵列，基于内容寻址存储器（CAM）的高速缓存管理以及存储器地址到高速缓存行查找方案。 在一种方案下，多个网络处理器能够访问共享SRAM和共享DRAM，其中共享SRAM的一部分被用作共享DRAM的高速缓存。

    Content addressable memory constructed from random access memory
    40.
    发明申请
    Content addressable memory constructed from random access memory 审中-公开
    内容可寻址存储器，由随机存取存储器构成

    公开(公告)号：US20050216655A1

    公开(公告)日：2005-09-29

    申请号：US10811125

    申请日：2004-03-25

    申请人： Mark Rosenbluth

    发明人： Mark Rosenbluth

    IPC分类号： G01C15/00 ,  G06F17/30 ,  G06F12/00

    CPC分类号： G06F16/90339

    摘要： The disclosure includes a description of a content addressable memory (CAM) that includes at least one tag input, at least one output, and at least one random access memory. The CAM includes circuitry to perform multiple read operations of the at least one random access memory with different ones of the read operations specifying an address being based on different subsets of tag bits. Based on the multiple read operations, the CAM generates at least one signal via the at least one output.

    摘要翻译： 本公开包括对包括至少一个标签输入，至少一个输出和至少一个随机存取存储器的内容可寻址存储器（CAM）的描述。 CAM包括用于执行至少一个随机存取存储器的多个读取操作的电路，其中不同的读取操作指定地址是基于不同的标签位子集。 基于多个读取操作，CAM经由至少一个输出产生至少一个信号。