公开(公告)号：US06904584B2

公开(公告)日：2005-06-07

申请号：US10063633

申请日：2002-05-06

申请人： Ulrich Brenner ,  Philip S. Honsinger ,  Juergen Koehl ,  Bernhard Korte ,  Andre Rohe ,  Jens P. Vygen

发明人： Ulrich Brenner ,  Philip S. Honsinger ,  Juergen Koehl ,  Bernhard Korte ,  Andre Rohe ,  Jens P. Vygen

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A method and system for placing logic nodes based on an estimated wiring congestion are provided. Specifically, under the present invention, relative probabilities for potential implementations of wiring interconnects between logic nodes are determined. Then, for each edge between adjacent bins, a total of corresponding relative probabilities is compared to a wiring availability. Based on the comparison, the logic nodes can be placed within wiring constraints.

摘要翻译： 提供了一种基于估计的布线拥塞放置逻辑节点的方法和系统。 具体地说，在本发明中，确定逻辑节点之间布线互连的潜在实现的相对概率。 然后，对于相邻箱之间的每个边缘，将总共相应的相对概率与布线可用性进行比较。 基于比较，逻辑节点可以放置在布线约束之内。

公开(公告)号：US08010925B2

公开(公告)日：2011-08-30

申请号：US12121397

申请日：2008-05-15

申请人： Markus Buehler ,  Juergen Koehl

发明人： Markus Buehler ,  Juergen Koehl

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： The invention relates to a method and a system for placing electric circuits in integrated circuit chip design. Specifically, the invention encompasses performing a global placement step placing the cells into bins on the chip, as well as a detailed placement process which arranges the cells in the bins to obtain a legal arrangement while generating simply connected free space for routing channels.

摘要翻译： 本发明涉及一种将电路放置在集成电路芯片设计中的方法和系统。 具体地，本发明包括执行将单元放置在芯片上的盒中的全局放置步骤，以及详细的放置过程，其将单元布置在箱中以获得合法布置，同时生成用于路由通道的简单连接的可用空间。

公开(公告)号：US07962877B2

公开(公告)日：2011-06-14

申请号：US12185943

申请日：2008-08-05

申请人： Joachim Keinert ,  Juergen Koehl ,  Thomas Ludwig

发明人： Joachim Keinert ,  Juergen Koehl ,  Thomas Ludwig

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/84

摘要： A method to reduce the problem complexity maintains a relatively high quality port assignment by abstracting local connections in the macro when performing the port assignment. This is done for netlength, congestion as well as timing. The internal netlist of the macro is abstracted in such a way that the optimization of the external interconnect can be done in an efficient manner. Three levels of abstractions are described. A first level optimizes the top level interconnect, a second level optimizes the top level and macro interconnects, while a third level optimizes the top level timing.

摘要翻译： 当执行端口分配时，减少问题复杂度的方法通过抽象宏中的本地连接来维持相对较高质量的端口分配。 这是为了网络长度，拥塞以及时序而完成的。 宏的内部网表被抽象出来，可以以有效的方式完成外部互连的优化。 描述了三个层次的抽象。 第一级优化顶级互连，第二级优化顶级和宏互连，而第三级优化顶级时间。

公开(公告)号：US07844931B2

公开(公告)日：2010-11-30

申请号：US12032728

申请日：2008-02-18

申请人： Guenther Hutzl ,  Stephan Held ,  Juergen Koehl ,  Bernhard Korte ,  Jens Massberg ,  Matthias Ringe ,  Jens Vygen

发明人： Guenther Hutzl ,  Stephan Held ,  Juergen Koehl ,  Bernhard Korte ,  Jens Massberg ,  Matthias Ringe ,  Jens Vygen

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/62 ,  G06F2217/84

摘要： A method and program for designing an electronic circuit, especially a clock tree and a sub-clock tree, within a set of sinks with given target arrival time windows, preferably on an integrated circuit. The clock tree and the sub-clock tree are preferably connected through one or multiple fixed circuits which must not be altered, cloned or removed. Several alternative implementations of the at least one logic structure are built and for each of the several alternative implementations data is stored. A set of configurations is built, each configuration comprising a combination of the one or several alternative implementations and each configuration satisfying the target arrival time windows at the complete set of sinks. A configuration is selected according to an evaluation of the data, preferably latency data, for constructing the configuration. No manual interaction is needed and a configuration with minimum latencies is provided.

摘要翻译： 一种用于设计具有给定的目标到达时间窗口的一组信宿中的电子电路，特别是时钟树和子时钟树的方法和程序，优选地在集成电路上。 时钟树和子时钟树优选通过一个或多个固定电路来连接，这些电路不能被改变，克隆或去除。 构建至少一个逻辑结构的几个替代实施方案，并且为了存储数据的几个备选实现中的每一个。 构建一组配置，每个配置包括一个或多个替代实现的组合，并且每个配置满足完整集合集合处的目标到达时间窗口。 根据用于构造配置的数据（优选等待时间数据）的评估来选择配置。 不需要手动交互，并提供具有最小延迟的配置。

公开(公告)号：US20090013293A1

公开(公告)日：2009-01-08

申请号：US12166012

申请日：2008-07-01

申请人： Markus Buehler ,  Juergen Koehl ,  Markus Olbrich ,  Philipp Punitz

发明人： Markus Buehler ,  Juergen Koehl ,  Markus Olbrich ,  Philipp Punitz

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： The invention relates to a delay calculation method for wiring nets of an electronic circuit, wherein a net within an electronic circuit comprises a driver pin (P0; P30) and a receiving pin (P1-P19; P32-P42) being coupled by at least one loop (40, 50; 60, 70, 80), said loop (40, 50; 60, 70, 80) comprising a first branching path (BP40a, BP50a) and a second branching path (BP40b, BP50b) electrically parallel to said first branching path (BP40a, BP50a), wherein at least a first and a second branching point (I, OP10; P30, OP1, P42) connect said branching paths (BP40a, BP40b; BP50a, BP50b). The method comprises the steps of disconnecting each branching path (BP40a, BP40b; BP50a, BP50b) once at a time at a specific point in said at least one loop (40, 50; 60, 70, 80) which connects a driver to at least one specific receiving pin (P1-P19; P32-P42); calculating a delay value of a signal connection between said driver pin (P0; P30) and each of said receiving pin (P1-P19; P32-P42) for each of said disconnected branching paths (BP40a, BP40b, BP50a, BP50b) of each loop (40, 50; 60, 70, 80); storing maximum and/or minimum calculated delay values; and applying at least one of said delay values for static timing analysis of the electronic circuit.

摘要翻译： 本发明涉及一种用于电子电路布线网的延迟计算方法，其中电子电路中的网包括驱动器引脚（P0; P30）和接收引脚（P1-P19; P32-P42） 一个环路（40,50,60,70,80），所述环路（40,50; 60,70,80）包括第一分支路径（BP40a，BP50a）和第二分支路径（BP40b，BP50b） 所述第一分支路径（BP40a，BP50a），其中至少第一和第二分支点（I，OP10; P30，OP1，P42）连接所述分支路径（BP40a，BP40b; BP50a，BP50b）。 该方法包括以下步骤：在将驱动器连接到所述至少一个回路（40,50,60,70,80）中的特定点处一次断开每个分支路径（BP40a，BP40b; BP50a，BP50b） 至少一个特定接收引脚（P1-P19; P32-P42）; 对于每个所述分离的分支路径（BP40a，BP40b，BP50a，BP50b），计算每个所述驱动器引脚（P0; P30）和每个所述接收引脚（P1-P19; P32-P42）之间的信号连接的延迟值 （40,50,60,70,80）; 存储最大和/或最小计算的延迟值; 以及对所述电子电路的静态时序分析应用所述延迟值中的至少一个。

公开(公告)号：US20080301612A1

公开(公告)日：2008-12-04

申请号：US12121397

申请日：2008-05-15

申请人： Markus Buehler ,  Juergen Koehl

发明人： Markus Buehler ,  Juergen Koehl

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： The invention relates to a method and a system for placing electric circuits in integrated circuit chip design. Specifically, the invention encompasses performing a global placement step (112) placing the cells (11) into bins (12, 14, 16A, 16B) on the chip (10), as well as a detailed placement process (116) which arranges the cells in the bins (12, 14, 16A, 16B) to obtain a legal arrangement while generating simply connected free space (21, 21A, 21B) for routing channels (18′, 26).

摘要翻译： 本发明涉及一种将电路放置在集成电路芯片设计中的方法和系统。 具体而言，本发明包括执行将单元（11）放置在芯片（10）上的分箱（12,14,16A，16B）中的全局放置步骤（112）以及详细的放置过程（116） （12,14,16A，16B）中的单元，以便产生用于路由通道（18'，26）的简单连接的可用空间（21,21,21B）的合法布置。

公开(公告)号：US20080216043A1

公开(公告)日：2008-09-04

申请号：US12032734

申请日：2008-02-18

申请人： Guenther Hutzl ,  Stephan Held ,  Juergen Koehl ,  Bernhard Korte ,  Jens Massberg ,  Matthias Ringe ,  Jens Vygen

发明人： Guenther Hutzl ,  Stephan Held ,  Juergen Koehl ,  Bernhard Korte ,  Jens Massberg ,  Matthias Ringe ,  Jens Vygen

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/62 ,  G06F2217/84

摘要： A design structure for designing an electronic circuit, especially a clock tree and a sub-clock tree, within a set of sinks with given target arrival time windows, preferably on an integrated circuit designed by an IC design house or other circuit design provider. The clock tree and the sub-clock tree are preferably connected through one or multiple fixed circuits which must not be altered, cloned or removed. Several alternative implementations of the at least one logic structure are built and for each of the several alternative implementations data is stored. A set of configurations is built, each configuration comprising a combination of the one or several alternative implementations and each configuration satisfying the target arrival time windows at the complete set of sinks. A configuration is selected according to an evaluation of the data, preferably latency data, for constructing the configuration. No manual interaction is needed and a configuration with minimum latencies is provided.

摘要翻译： 一种设计结构，用于设计具有给定目标到达时间窗口的一组接收器内的电子电路，特别是时钟树和子时钟树，优选地在由IC设计公司或其他电路设计提供商设计的集成电路上。 时钟树和子时钟树优选通过一个或多个固定电路来连接，这些电路不能被改变，克隆或去除。 构建至少一个逻辑结构的几个替代实施方案，并且为了存储数据的几个备选实现中的每一个。 构建一组配置，每个配置包括一个或多个替代实现的组合，并且每个配置满足完整集合集合处的目标到达时间窗口。 根据用于构造配置的数据（优选等待时间数据）的评估来选择配置。 不需要手动交互，并提供具有最小延迟的配置。

公开(公告)号：US07336115B2

公开(公告)日：2008-02-26

申请号：US11350149

申请日：2006-02-08

申请人： Sebastian Ehrenreich ,  Juergen Koehl ,  Juergen Pille

发明人： Sebastian Ehrenreich ,  Juergen Koehl ,  Juergen Pille

IPC分类号： G06F1/04 ,  H03K1/04

CPC分类号： G06F1/10 ,  H03K5/15013 ,  H03K19/007

摘要： A signal distribution tree structure for distributing signals within a plurality of signal tree branches to a plurality of signal sinks, wherein the signal in subsequent sub trees (11) is driven by a preceding amplifier (2), which is characterized in that the amplifiers are logic gates (3), which combines the signals of a preferred input (31) connected to a preceding logic gate in the signal path with a signal of a secondary input (32) connected to an adjacent tree (12) path of a neighboring and/or preceding sub tree.

摘要翻译： 一种信号分配树结构，用于将多个信号树分支中的信号分配到多个信号宿，其中后续子树（11）中的信号由前一放大器（2）驱动，其特征在于放大器是 逻辑门（3），其将连接到信号路径中的先前逻辑门的优选输入（31）的信号与连接到邻近的相邻树（12）路径的次级输入（32）的信号组合，以及 /或前一个子树。

公开(公告)号：US20070240090A1

公开(公告)日：2007-10-11

申请号：US11279262

申请日：2006-04-11

申请人： Jeanne Bickford ,  Markus Buehler ,  Jason Hibbeler ,  Juergen Koehl ,  Daniel Maynard

发明人： Jeanne Bickford ,  Markus Buehler ,  Jason Hibbeler ,  Juergen Koehl ,  Daniel Maynard

IPC分类号： G06F17/50 ,  G06F19/00

CPC分类号： G06F17/5077

摘要： Embodiments herein provide a method and computer program product for optimizing router settings to increase IC yield. A method begins by reviewing yield data in an IC manufacturing line to identify structure-specific mechanisms that impact IC yield. Next, the method establishes a structural identifier for each structure-specific mechanism, wherein the structural identifiers include wire codes, tags, and/or unique identifiers. Different structural identifiers are established for wires having different widths. Furthermore, the method establishes a weighting factor for each structure-specific mechanism, wherein higher weighting factors are established for structure-specific mechanisms comprising thick wires proximate to multiple thick wires. The method establishes the structural identifiers and the weighting factors for incidence of spacing between single wide lines, double wide lines, and triple wide lines and for incidence of wires above large metal lands. Subsequently, the router settings are modified based on the structural identifiers and the weighting factors to minimize systematic defects.

摘要翻译： 本文的实施例提供了一种用于优化路由器设置以增加IC产量的方法和计算机程序产品。 一种方法开始于检查IC生产线中的产量数据，以确定影响IC产量的结构特异性机制。 接下来，该方法为每个结构特定机制建立结构标识符，其中结构标识符包括有线代码，标签和/或唯一标识符。 针对具有不同宽度的电线建立了不同的结构标识符。 此外，该方法为每个结构特定机构建立加权因子，其中针对包括靠近多个粗线的粗线的结构特定机构建立较高的加权因子。 该方法建立了单宽线，双宽线和三宽线之间的间距发生的结构标识符和加权因子，以及大金属土地上电线的入射。 随后，路由器设置基于结构标识符和权重因子进行修改，以最大限度地减少系统缺陷。

公开(公告)号：US20060031805A1

公开(公告)日：2006-02-09

申请号：US11160607

申请日：2005-06-30

申请人： Uwe Fassnacht ,  Juergen Koehl

发明人： Uwe Fassnacht ,  Juergen Koehl

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A method of routing an interconnect metal layer of an integrated circuit, wherein single-width nets are replicated and routed in parallel to reduce the total resistance on the net; wide wires are decomposed into a several single-width wires routed in parallel to improve uniformity of metal interconnect routing and therefore manufacturability of metal interconnect layers. The decomposition step is performed during a preliminary wire route after initial physical placement. Access to pin shapes is ensured through a branching and a recombination of the parallel single-width wires. Separate wire segments are rejoined at the source and sink of the net. The parallel wire segments do not change the logic behavior of the circuit.

摘要翻译： 一种布置集成电路的互连金属层的方法，其中单宽网络被复制并并行布线以减少网上的总电阻; 宽电线分解成并行布线的几根单宽线，以提高金属互连线路的均匀性，从而提高金属互连层的可制造性。 在初始物理放置之后的初步线路中执行分解步骤。 通过并行单宽度导线的分支和复合来确保对销形状的访问。 单独的线段在网的源和汇处重新连接。 并联线段不会改变电路的逻辑特性。