公开(公告)号：US20090058465A1

公开(公告)日：2009-03-05

申请号：US12196427

申请日：2008-08-22

申请人： Thomas Froehnel ,  Guenter Mayer ,  Rolf Sautter ,  Otto Wagner

发明人： Thomas Froehnel ,  Guenter Mayer ,  Rolf Sautter ,  Otto Wagner

IPC分类号： H03K19/0185

CPC分类号： H03K19/018521 ,  H03K19/0013

摘要： A circuit (01) combining level shift function with gated reset is described, performing a simple logic function with inputs supplied from a lower voltage (VD) and a drive out at its output (05) with a higher voltage (VC). Said circuit (01) comprises a gated reset scheme plus devices (10, 30, 40) for logic function.

摘要翻译： 描述了将电平移位功能与门控复位组合的电路（01），其具有由较低电压（VD）提供的输入和在其输出端（05）以较高电压（VC）驱动的简单逻辑功能。 所述电路（01）包括门控复位方案加上用于逻辑功能的装置（10,30,40）。

公开(公告)号：US20080294706A1

公开(公告)日：2008-11-27

申请号：US12099973

申请日：2008-04-09

申请人： Wilhelm Haller ,  Rolf Sautter ,  Christoph Wandel ,  Ulrich Weiss

发明人： Wilhelm Haller ,  Rolf Sautter ,  Christoph Wandel ,  Ulrich Weiss

IPC分类号： G06F17/10 ,  G06F7/575

CPC分类号： H03K19/0941 ,  H03K19/0008

摘要： A digital adder circuit comprising a plurality of logical stages in the carry logic of said adder circuit, for generating and propagating predetermined groups of operand bits, each stage implementing a predetermined logic function and processing input variables from a preceding stage and outputting result values to a succeeding stage static and dynamic logic in the carry network of a 4-bit adder, and with output from the first stage fed directly as an input (60, 62) to the third stage of the carry network. Preferably, stages having normally relatively high switching activities are implemented in static logic. Preferably, the first stage of its carry network is implemented in a static logic, and the rest of the stages in dynamic logic.

摘要翻译： 一种数字加法器电路，包括在所述加法器电路的进位逻辑中的多个逻辑级，用于产生和传播预定的操作数位组，每个级实现预定的逻辑功能，并处理来自前一级的输入变量，并将结果值输出到 4位加法器的进位网络中的后级静态和动态逻辑，并且来自第一级的输出直接作为输入（60,62）馈送到进位网络的第三级。 优选地，具有通常相对较高切换活动的阶段在静态逻辑中实现。 优选地，其进位网络的第一级是以静态逻辑实现的，其余的级在动态逻辑中。

公开(公告)号：US20080258769A1

公开(公告)日：2008-10-23

申请号：US12060537

申请日：2008-04-01

申请人： Dirk Franger ,  Rolf Sautter ,  Tobias Werner ,  Pascal Witte

发明人： Dirk Franger ,  Rolf Sautter ,  Tobias Werner ,  Pascal Witte

IPC分类号： H03K19/00

CPC分类号： H03K17/005 ,  H03K19/0002 ,  H03K19/0013

摘要： A Tri-State circuit element (100) composed of Complementary Metal Oxide Semiconductor (CMOS)—devices is described. Said Tri-State circuit element (100) having a data signal input terminal (102) for receiving a data signal, an enable signal input terminal (104) for receiving an enable signal, and an output signal terminal (106) for providing an output signal. Furthermore a Tri-State-Multiplexer circuitry (300) composed of such Tri-State circuit elements (100) is described.

摘要翻译： 描述由互补金属氧化物半导体（CMOS）器件组成的三态电路元件（100）。 所述三态电路元件（100）具有用于接收数据信号的数据信号输入端（102），用于接收使能信号的使能信号输入端（104）和用于提供输出的输出信号端（106） 信号。 此外，描述了由这种三态电路元件（100）组成的三态复用器电路（300）。

公开(公告)号：US06918119B2

公开(公告)日：2005-07-12

申请号：US09838068

申请日：2001-04-19

申请人： Wilhelm E. Haller ,  Jens Leenstra ,  Rolf Sautter ,  Dieter Wendel ,  Friedrich-Christian Wernicke

发明人： Wilhelm E. Haller ,  Jens Leenstra ,  Rolf Sautter ,  Dieter Wendel ,  Friedrich-Christian Wernicke

IPC分类号： G06F5/10 ,  G06F9/38 ,  G06F3/00

CPC分类号： G06F5/10 ,  G06F9/3814 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3855 ,  G06F9/3857

摘要： The present invention relates to a method and system for determining the status of each entry in an instruction window buffer in multi-processor, parallel processing environments. A combinatorial circuit, which automatically generates active instruction window status information, is added to the buffer itself. This status information is used by a plurality of processes like renaming registers and issuing and committing instructions as an output associated with a respective buffer entry.

摘要翻译： 本发明涉及一种用于在多处理器并行处理环境中确定指令窗口缓冲器中的每个条目的状态的方法和系统。 自动生成活动指令窗口状态信息的组合电路被添加到缓冲器本身。 该状态信息被诸如重命名寄存器和发出和提交指令之类的多个进程用作与相应缓冲器条目相关联的输出。

公开(公告)号：US20050138103A1

公开(公告)日：2005-06-23

申请号：US10973365

申请日：2004-10-26

申请人： Wilhelm Haller ,  Rolf Sautter ,  Christoph Wandel ,  Ulrich Weiss

发明人： Wilhelm Haller ,  Rolf Sautter ,  Christoph Wandel ,  Ulrich Weiss

IPC分类号： G06F7/50 ,  G06F7/506 ,  G06F7/508 ,  H03K19/094

CPC分类号： G06F7/506 ,  G06F7/508 ,  G06F2207/3872 ,  H03K19/0941

摘要： The present invention relates to computer processors. In particular it relates to a method and respective system for operating a digital adder circuit comprising a plurality of logical stages in the carry logic of said adder circuit, for generating and propagating predetermined groups of operand bits, each stage implementing a predetermined logic function and processing input variables from a preceding stage and outputting result values to a succeeding stage. In order to reduce power consumption of adders and concurrently increasing adder speed it is proposed to implement a mixture of static and dynamic logic in the carry network of a 4-bit adder, and to feed output from the first stage directly as an input (60, 62) to the third stage of the carry network. Preferably, stages having normally relatively high switching activities are implemented in static logic. Preferably, the first stage of its carry network is implemented in a static logic, and the rest of the stages in dynamic logic.

摘要翻译： 本发明涉及计算机处理器。 具体地说，涉及用于操作数字加法器电路的方法和相应系统，该数字加法器电路包括在所述加法器电路的进位逻辑中的多个逻辑级，用于产生和传播预定的操作数组组，每个级实现预定的逻辑功能和处理 来自前一级的输入变量并将结果值输出到后一级。 为了降低加法器的功耗并同时增加加法器速度，提出在4位加法器的进位网络中实现静态和动态逻辑的混合，并将第一级的输出直接作为输入（60 ，62）到进位网络的第三阶段。 优选地，具有通常相对较高切换活动的阶段在静态逻辑中实现。 优选地，其进位网络的第一级是以静态逻辑实现的，其余的级在动态逻辑中。