公开(公告)号：US08363453B2

公开(公告)日：2013-01-29

申请号：US12959883

申请日：2010-12-03

申请人： Igor Arsovski ,  Harold Pilo ,  Vinod Ramadurai

发明人： Igor Arsovski ,  Harold Pilo ,  Vinod Ramadurai

IPC分类号： G11C11/00

CPC分类号： G11C7/12 ,  G11C11/412 ,  G11C11/413

摘要： A static random access memory (SRAM) write assist circuit with leakage suppression and level control is described. In one embodiment, the SRAM write assist circuit increases the amount of boost provided in a write cycle, while in another embodiment, the SRAM write assist circuit limits the amount of boost provided at higher supply voltages.

摘要翻译： 描述了具有泄漏抑制和电平控制的静态随机存取存储器（SRAM）写辅助电路。 在一个实施例中，SRAM写入辅助电路增加了在写入周期中提供的升压量，而在另一个实施例中，SRAM写入辅助电路限制了在较高电源电压下提供的升压量。

公开(公告)号：US08233302B2

公开(公告)日：2012-07-31

申请号：US12983995

申请日：2011-01-04

申请人： Igor Arsovski ,  Michael T. Fragano ,  Rahul K. Nadkarni ,  Reid A. Wistort

发明人： Igor Arsovski ,  Michael T. Fragano ,  Rahul K. Nadkarni ,  Reid A. Wistort

IPC分类号： G11C15/04

CPC分类号： G11C15/04

摘要： A content addressable memory (CAM) device includes an array of memory cells arranged in rows and columns; compare circuitry configured to indicate match results of search data presented to each row of the array; and compare circuitry configured to indicate match results of search data presented to each column of the array, thereby resulting in a two-dimensional search capability of the array.

摘要翻译： 内容可寻址存储器（CAM）设备包括以行和列布置的存储器单元阵列; 比较电路，被配置为指示呈现给阵列的每一行的搜索数据的匹配结果; 并且比较被配置为指示呈现给阵列的每列的搜索数据的匹配结果的电路，由此导致阵列的二维搜索能力。

公开(公告)号：US08228713B2

公开(公告)日：2012-07-24

申请号：US12892160

申请日：2010-09-28

申请人： Igor Arsovski ,  John A. Fifield ,  Robert M. Houle ,  Harold Pilo

发明人： Igor Arsovski ,  John A. Fifield ,  Robert M. Houle ,  Harold Pilo

IPC分类号： G11C11/00

CPC分类号： G11C8/08 ,  G11C11/413

摘要： An integrated circuit that includes memory containing wordlines and bitcells having SRAM storage elements and being connected to the wordlines. Wordline up-level assist circuitry is provided that is designed and configured to provide a plurality of selectable voltage values that can be selected to provide the wordline up-level voltage that is provided to the bitcells during a memory read cycle and/or write cycle. In one example, the voltage value selected is selected based on characterization of the as-fabricated bitcells so as to decrease the likelihood of the bitcells experiencing a stability failure.

摘要翻译： 一种集成电路，包括含有字线的存储器和具有SRAM存储元件并连接到字线的位单元。 提供了字线上级辅助电路，其设计和配置为提供多个可选择的电压值，其可被选择以提供在存储器读周期和/或写周期期间提供给位单元的字线上电压。 在一个示例中，所选择的电压值基于所制造的比特单元的表征来选择，以便降低位单元经历稳定性故障的可能性。

公开(公告)号：US08218378B2

公开(公告)日：2012-07-10

申请号：US12579089

申请日：2009-10-14

申请人： Igor Arsovski ,  Matthew W. Deming ,  Darryl R. Hill ,  Harold Pilo ,  Reid A. Wistort

发明人： Igor Arsovski ,  Matthew W. Deming ,  Darryl R. Hill ,  Harold Pilo ,  Reid A. Wistort

IPC分类号： G11C8/08

CPC分类号： G11C8/08 ,  G11C11/413

摘要： A dual word-line level shifter circuit and associated SRAM. A circuit is disclosed that includes a first transistor gated by a data input at the lower voltage, and a second transistor gated by a restore input at the higher voltage, wherein the first and second transistors are coupled along a series path to a source at the higher voltage; a control node along the series path; an output node coupled to the control node via a first pair of parallel transistors; and a feedback circuit having a second pair of parallel transistors and a feedback transistor, wherein the feedback transistor couples the second pair of parallel transistors to the control node and is gated by the output node.

摘要翻译： 双字线电平移位电路和相关SRAM。 公开了一种电路，其包括通过较低电压的数据输入门控的第一晶体管和由较高电压的恢复输入门控的第二晶体管，其中第一和第二晶体管沿串联路径耦合到源极 电压较高; 沿着串行路径的控制节点; 输出节点，经由第一对并联晶体管耦合到所述控制节点; 以及具有第二对并联晶体管和反馈晶体管的反馈电路，其中所述反馈晶体管将所述第二对并联晶体管耦合到所述控制节点并由所述输出节点门控。

公开(公告)号：US08117567B2

公开(公告)日：2012-02-14

申请号：US12110456

申请日：2008-04-28

申请人： Igor Arsovski

发明人： Igor Arsovski

IPC分类号： G06F17/50 ,  G11C7/10

CPC分类号： G11C7/1006

摘要： A design structure embodied in a machine readable medium used in a design process includes computational memory device having an array of memory cells arranged in rows and columns, and a pair of read word lines associated with each row of the array. The array is configured to implement, for a given cycle, either a read operation of data contained in a single selected row, or one of a plurality of different bit wise logical operations on data contained in multiple selected rows.

摘要翻译： 体现在设计过程中使用的机器可读介质中的设计结构包括具有排列成行和列的存储单元阵列的计算存储器件，以及与阵列的每一行相关联的一对读字线。 该阵列被配置为针对给定的周期对包含在单个选定行中的数据的读取操作或对包含在多个选定行中的数据的多个不同的位逻辑运算中的一个实现。

公开(公告)号：US20100315894A1

公开(公告)日：2010-12-16

申请号：US12861026

申请日：2010-08-23

申请人： Igor Arsovski ,  Michael Thomas Fragano ,  Robert Maurice Houle

发明人： Igor Arsovski ,  Michael Thomas Fragano ,  Robert Maurice Houle

IPC分类号： G11C7/00

CPC分类号： G11C8/16 ,  G11C11/419

摘要： A method for sensing the contents of a memory cell within a static random access memory (SRAM) includes holding a bit line associated with the memory cell at a zero voltage potential when the memory cell is not being accessed; energizing the bit line to a first voltage potential different than the zero voltage potential during an access of the memory cell; and sensing the memory cell contents when the associated bit line has reached the first voltage potential.

摘要翻译： 一种用于感测静态随机存取存储器（SRAM）内的存储单元的内容的方法包括当存储单元未被访问时，将与存储单元相关联的位线保持在零电压电位; 在存储器单元的访问期间将位线激励到不同于零电压电位的第一电压电位; 以及当相关联的位线已经达到第一电压电位时感测存储器单元的内容。

公开(公告)号：US07751218B2

公开(公告)日：2010-07-06

申请号：US11763669

申请日：2007-06-15

申请人： Igor Arsovski

发明人： Igor Arsovski

IPC分类号： G11C15/00

CPC分类号： G11C7/067 ,  G11C7/12 ,  G11C15/04

摘要： A design structure for designing, manufacturing, or testing a content addressable memory (CAM) device. The CAM device includes a plurality of CAM cells, match-lines (MLs), search lines, and ML sense amplifiers. The ML sense amplifiers are capable of self-calibration to their respective thresholds to reduce effects of random device variation between adjacent sense amplifiers.

摘要翻译： 用于设计，制造或测试内容可寻址存储器（CAM）设备的设计结构。 CAM设备包括多个CAM单元，匹配线（ML），搜索线和ML读出放大器。 ML读出放大器能够对其各自的阈值进行自校准，以减少相邻读出放大器之间的随机器件变化的影响。

公开(公告)号：US07735046B2

公开(公告)日：2010-06-08

申请号：US11862523

申请日：2007-09-27

申请人： Igor Arsovski

发明人： Igor Arsovski

IPC分类号： G06F17/50 ,  G06F7/38 ,  H01L25/00 ,  H03K19/173

CPC分类号： G11C17/18 ,  G11C17/165 ,  G11C29/027 ,  G11C29/789

摘要： An e-fuse circuit, a method of programming the e-fuse circuit, and a design structure of the e-fuse circuit. The method includes in changing the threshold voltage of one selected field effect transistor of two field effect transistors connected to different storage nodes of the circuit so as to predispose the circuit place the storage nodes in predetermined and opposite states.

摘要翻译： 电子熔丝电路，e-fuse电路的编程方法以及e-fuse电路的设计结构。 该方法包括改变连接到电路的不同存储节点的两个场效应晶体管的一个选定的场效应晶体管的阈值电压，以便使电路将存储节点放置在预定和相反的状态。

公开(公告)号：US07688610B2

公开(公告)日：2010-03-30

申请号：US12368473

申请日：2009-02-10

申请人： Igor Arsovski ,  Ali Sheikholeslami

发明人： Igor Arsovski ,  Ali Sheikholeslami

IPC分类号： G11C15/00

CPC分类号： G11C15/04

摘要： A low power matchline sensing scheme where power is distributed according to the number of mismatching bits occurring on a matchline is disclosed. In particular, match decisions involving a larger number of mismatched bits consume less power compared to match decisions having a lesser number of mismatched bits. The low power matchline sensing scheme is based upon a precharge-to-miss sensing architecture, and includes a current control circuit coupled to each matchline of the content addressable memory array for monitoring the voltage level of the matchline during a search operation. The current control circuit provides a voltage control signal to the current source of the matchline to adjust the amount of current applied to the matchline in response to the voltage of the matchline. In other words, matchlines that are slow to reach the match threshold voltage due to the presence of one or more mismatching bits will receive less current than matchlines having no mismatching bits. Significant power reduction without compromising search speed is realized since matchlines carrying a match result are provided with the maximum amount of current.

摘要翻译： 公开了一种低功率匹配线感测方案，其功率根据在匹配线上出现的不匹配比特数分布。 特别地，与具有较少数目不匹配位的匹配决策相比，涉及较大数目不匹配位的匹配决策消耗较少功率。 低功率匹配线感测方案基于预充电到缺失感测架构，并且包括耦合到内容可寻址存储器阵列的每个匹配线的电流控制电路，用于在搜索操作期间监视匹配线的电压电平。 电流控制电路向匹配线的电流源提供电压控制信号，以响应于匹配线的电压来调整施加到匹配线的电流量。 换句话说，由于存在一个或多个失配位而缓慢达到匹配阈值电压的匹配线将比不具有不匹配位的匹配线接收更少的电流。 由于具有匹配结果的匹配线具有最大电流量，所以实现了显着的功率降低而不影响搜索速度。

公开(公告)号：US07515449B2

公开(公告)日：2009-04-07

申请号：US11532233

申请日：2006-09-15

申请人： Igor Arsovski ,  Rahul K. Nadkarni ,  Reid A. Wistort

发明人： Igor Arsovski ,  Rahul K. Nadkarni ,  Reid A. Wistort

IPC分类号： G11C15/00

CPC分类号： G11C15/04 ,  G11C7/02

摘要： This patent describes a method for switching search-lines in a Content Addressable Memory (CAM) asynchronously to improve CAM speed and reduce CAM noise without affecting its power performance. This is accomplished by resetting the match-lines prior to initiating a search and then applying a search word to the search-lines. A reference match-line is provided to generate the timing for the search operation and provide the timing for the asynchronous application of the search data on the SLs. Additional noise reduction is achieved through the staggering of the search data application on the SLs through programmable delay elements.

摘要翻译： 该专利描述了用于在内容寻址存储器（CAM）中异步地切换搜索线以提高CAM速度并降低CAM噪声而不影响其功率性能的方法。 这是通过在发起搜索之前重置匹配线，然后将搜索词应用于搜索线来实现的。 提供参考匹配线以产生用于搜索操作的定时，并为SL上的搜索数据的异步应用提供定时。 通过可编程延迟元件在SL上搜索数据应用的交错来实现额外的降噪。