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    Static random access memory (SRAM) write assist circuit with leakage suppression and level control
    1.
    发明授权
    Static random access memory (SRAM) write assist circuit with leakage suppression and level control 有权
    具有泄漏抑制和电平控制的静态随机存取存储器（SRAM）写辅助电路

    公开(公告)号：US08363453B2

    公开(公告)日：2013-01-29

    申请号：US12959883

    申请日：2010-12-03

    申请人： Igor Arsovski ,  Harold Pilo ,  Vinod Ramadurai

    发明人： Igor Arsovski ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C11/00

    CPC分类号： G11C7/12 ,  G11C11/412 ,  G11C11/413

    摘要： A static random access memory (SRAM) write assist circuit with leakage suppression and level control is described. In one embodiment, the SRAM write assist circuit increases the amount of boost provided in a write cycle, while in another embodiment, the SRAM write assist circuit limits the amount of boost provided at higher supply voltages.

    摘要翻译： 描述了具有泄漏抑制和电平控制的静态随机存取存储器（SRAM）写辅助电路。 在一个实施例中，SRAM写入辅助电路增加了在写入周期中提供的升压量，而在另一个实施例中，SRAM写入辅助电路限制了在较高电源电压下提供的升压量。

    STATIC RANDOM ACCESS MEMORY (SRAM) WRITE ASSIST CIRCUIT WITH LEAKAGE SUPPRESSION AND LEVEL CONTROL
    2.
    发明申请
    STATIC RANDOM ACCESS MEMORY (SRAM) WRITE ASSIST CIRCUIT WITH LEAKAGE SUPPRESSION AND LEVEL CONTROL 有权
    静态随机访问存储器（SRAM）写入辅助电路，具有泄漏抑制和电平控制

    公开(公告)号：US20120140551A1

    公开(公告)日：2012-06-07

    申请号：US12959883

    申请日：2010-12-03

    申请人： Igor Arsovski ,  Harold Pilo ,  Vinod Ramadurai

    发明人： Igor Arsovski ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C11/419

    CPC分类号： G11C7/12 ,  G11C11/412 ,  G11C11/413

    摘要： A static random access memory (SRAM) write assist circuit with leakage suppression and level control is described. In one embodiment, the SRAM write assist circuit increases the amount of boost provided in a write cycle, while in another embodiment, the SRAM write assist circuit limits the amount of boost provided at higher supply voltages.

    摘要翻译： 描述了具有泄漏抑制和电平控制的静态随机存取存储器（SRAM）写辅助电路。 在一个实施例中，SRAM写入辅助电路增加了在写入周期中提供的升压量，而在另一个实施例中，SRAM写入辅助电路限制了在较高电源电压下提供的升压量。

    System and method for integrating dynamic leakage reduction with write-assisted SRAM architecture
    3.
    发明授权
    System and method for integrating dynamic leakage reduction with write-assisted SRAM architecture 有权
    将动态泄漏减少与写辅助SRAM架构相结合的系统和方法

    公开(公告)号：US07643357B2

    公开(公告)日：2010-01-05

    申请号：US12032798

    申请日：2008-02-18

    申请人： George M. Braceras ,  Steven H. Lamphier ,  Harold Pilo ,  Vinod Ramadurai

    发明人： George M. Braceras ,  Steven H. Lamphier ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C5/14 ,  G11C11/00

    CPC分类号： G11C11/417

    摘要： A system for integrating dynamic leakage reduction with a write-assisted SRAM architecture includes power line selection circuitry associated with each column of one or more SRAM sub arrays, controlled by a selection signal that selects the associated sub array for a read or write operation, and by a column write signal that selects one of the columns of the sub arrays. The power line selection circuitry locally converts a first voltage, corresponding to a cell supply voltage for a read operation, to a second lower voltage to be supplied to each cell selected for a write operation, as to facilitate a write function. The power line selection circuitry also locally converts the first voltage to a third voltage to be supplied to power lines in unselected sub arrays, the third voltage also being lower than the first voltage so as to facilitate dynamic leakage reduction.

    摘要翻译： 用于将动态泄漏减少与写辅助SRAM结构集成的系统包括与由一个或多个SRAM子阵列的每列相关联的电源线选择电路，由选择信号控制，选择信号选择相关联的子阵列进行读或写操作，以及 通过选择子阵列的列之一的列写入信号。 电源线选择电路将对应于用于读取操作的单元电源电压的第一电压本地转换为要提供给被选择用于写入操作的每个单元的第二较低电压，以便于写入功能。 电源线选择电路还将第一电压局部地转换为第三电压以提供给未选择的子阵列中的电力线，第三电压也低于第一电压，以便于动态泄漏降低。

    SYSTEM AND METHOD FOR INTEGRATING DYNAMIC LEAKAGE REDUCTION WITH WRITE-ASSISTED SRAM ARCHITECTURE
    4.
    发明申请
    SYSTEM AND METHOD FOR INTEGRATING DYNAMIC LEAKAGE REDUCTION WITH WRITE-ASSISTED SRAM ARCHITECTURE 有权
    使用写辅助SRAM架构集成动态泄漏减少的系统和方法

    公开(公告)号：US20090207650A1

    公开(公告)日：2009-08-20

    申请号：US12032798

    申请日：2008-02-18

    申请人： George M. Braceras ,  Steven H. Lamphier ,  Harold Pilo ,  Vinod Ramadurai

    发明人： George M. Braceras ,  Steven H. Lamphier ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C11/00 ,  G11C5/14

    CPC分类号： G11C11/417

    摘要： A system for integrating dynamic leakage reduction with a write-assisted SRAM architecture includes power line selection circuitry associated with each column of one or more SRAM sub arrays, controlled by a selection signal that selects the associated sub array for a read or write operation, and by a column write signal that selects one of the columns of the sub arrays. The power line selection circuitry locally converts a first voltage, corresponding to a cell supply voltage for a read operation, to a second lower voltage to be supplied to each cell selected for a write operation, as to facilitate a write function. The power line selection circuitry also locally converts the first voltage to a third voltage to be supplied to power lines in unselected sub arrays, the third voltage also being lower than the first voltage so as to facilitate dynamic leakage reduction.

    摘要翻译： 用于将动态泄漏减少与写辅助SRAM结构集成的系统包括与由一个或多个SRAM子阵列的每列相关联的电源线选择电路，由选择信号控制，选择信号选择相关联的子阵列进行读或写操作，以及 通过选择子阵列的列之一的列写入信号。 电源线选择电路将对应于用于读取操作的单元电源电压的第一电压本地转换为要提供给被选择用于写入操作的每个单元的第二较低电压，以便于写入功能。 电源线选择电路还将第一电压局部地转换为第三电压以提供给未选择的子阵列中的电力线，第三电压也低于第一电压，以便于动态泄漏降低。

    Single supply sub VDD bit-line precharge SRAM and method for level shifting
    5.
    发明授权
    Single supply sub VDD bit-line precharge SRAM and method for level shifting 有权
    单电源VDD位线预充电SRAM和电平转换方法

    公开(公告)号：US08279687B2

    公开(公告)日：2012-10-02

    申请号：US12779608

    申请日：2010-05-13

    申请人： Chad A. Adams ,  George M. Braceras ,  Daniel M Nelson ,  Harold Pilo ,  Vinod Ramadurai

    发明人： Chad A. Adams ,  George M. Braceras ,  Daniel M Nelson ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C7/00

    CPC分类号： G11C7/12 ,  G11C7/04 ,  G11C11/419

    摘要： A reduced bitline precharge level has been found to increase the SRAM Beta ratio, thus improving the stability margin. The precharge level is also supplied to Sense amplifier, write driver, and source voltages for control signals. In the sense amplifier, the lower precharge voltage compensates for performance loss in the bit-cell by operating global data-line drivers with increased overdrive. In the write driver, the reduced voltage improves the Bitline discharge rate, improves the efficiency of the negative boost write assist, and decreases the reliability exposure of transistors in the write path from negative boost circuit.

    摘要翻译： 已经发现降低的位线预充电水平增加了SRAM Beta比率，从而提高了稳定裕度。 预充电电平也提供给Sense放大器，写入驱动器和源电压用于控制信号。 在读出放大器中，较低的预充电电压通过以增加的超速驱动来操作全局数据线驱动器来补偿位单元中的性能损失。 在写入驱动器中，降低的电压提高了位线放电速率，提高了负升压写入辅助的效率，并降低了来自负升压电路的写入通路中的晶体管的可靠性暴露。

    Design structure for low overhead switched header power savings apparatus
    6.
    发明授权
    Design structure for low overhead switched header power savings apparatus 失效
    低开销交换机头节能设备的设计结构

    公开(公告)号：US07791977B2

    公开(公告)日：2010-09-07

    申请号：US12116322

    申请日：2008-05-07

    申请人： John E. Barth, Jr. ,  Harold Pilo ,  Vinod Ramadurai

    发明人： John E. Barth, Jr. ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C5/14

    CPC分类号： G11C8/08 ,  G11C5/147 ,  G11C5/148 ,  G11C8/12

    摘要： A design structure embodied in a machine readable medium used in a design process includes a tri-state power gating apparatus for reducing leakage current in a memory array. The apparatus includes a first distributed header device coupled to the memory array, the first distributed header device is configured for limiting leakage current through the memory array; and a header driver operatively coupled to the first distributed header device for enabling tri-state operation of the first distributed header device, wherein tri-state operation includes sleep mode, wake mode, and retention mode.

    摘要翻译： 在设计过程中使用的机器可读介质中体现的设计结构包括用于减少存储器阵列中的漏电流的三态电源门控装置。 所述装置包括耦合到所述存储器阵列的第一分配报头装置，所述第一分配报头装置被配置为限制通过所述存储器阵列的泄漏电流; 以及头部驱动器，其可操作地耦合到所述第一分配报头装置，用于实现所述第一分配报头装置的三态操作，其中三态操作包括睡眠模式，唤醒模式和保持模式。

    DESIGN STRUCTURE FOR LOW OVERHEAD SWITCHED HEADER POWER SAVINGS APPARATUS
    7.
    发明申请
    DESIGN STRUCTURE FOR LOW OVERHEAD SWITCHED HEADER POWER SAVINGS APPARATUS 失效
    低开关开关电源节省设备的设计结构

    公开(公告)号：US20090129192A1

    公开(公告)日：2009-05-21

    申请号：US12116322

    申请日：2008-05-07

    申请人： John E. Barth, Jr. ,  Harold Pilo ,  Vinod Ramadurai

    发明人： John E. Barth, Jr. ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C5/14 ,  G11C8/00

    CPC分类号： G11C8/08 ,  G11C5/147 ,  G11C5/148 ,  G11C8/12

    摘要： A design structure embodied in a machine readable medium used in a design process includes a tri-state power gating apparatus for reducing leakage current in a memory array. The apparatus includes a first distributed header device coupled to the memory array, the first distributed header device is configured for limiting leakage current through the memory array; and a header driver operatively coupled to the first distributed header device for enabling tri-state operation of the first distributed header device, wherein tri-state operation includes sleep mode, wake mode, and retention mode.

    摘要翻译： 在设计过程中使用的机器可读介质中体现的设计结构包括用于减少存储器阵列中的漏电流的三态电源门控装置。 所述装置包括耦合到所述存储器阵列的第一分配报头装置，所述第一分配报头装置被配置为限制通过所述存储器阵列的泄漏电流; 以及头部驱动器，其可操作地耦合到所述第一分配报头装置，用于实现所述第一分配报头装置的三态操作，其中三态操作包括睡眠模式，唤醒模式和保持模式。

    Low overhead switched header power savings apparatus
    8.
    发明授权
    Low overhead switched header power savings apparatus 失效
    低开销交换机头节能设备

    公开(公告)号：US07400546B1

    公开(公告)日：2008-07-15

    申请号：US11940642

    申请日：2007-11-15

    申请人： John E. Barth, Jr. ,  Harold Pilo ,  Vinod Ramadurai

    发明人： John E. Barth, Jr. ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C5/14

    CPC分类号： G11C8/08 ,  G11C8/12

    摘要： A tri-state power gating apparatus for reducing leakage current in a memory array includes a first distributed header device coupled to the memory array, the first distributed header device is configured for limiting leakage current through the memory array; and a header driver operatively coupled to the first distributed header device for enabling tri-state operation of the first distributed header device, wherein tri-state operation includes sleep mode, wake mode, and retention mode.

    摘要翻译： 用于减少存储器阵列中的漏电流的三态电源门控装置包括耦合到存储器阵列的第一分布式头部装置，第一分配头部装置被配置为限制通过存储器阵列的漏电流; 以及头部驱动器，其可操作地耦合到所述第一分配报头装置，用于实现所述第一分配报头装置的三态操作，其中三态操作包括睡眠模式，唤醒模式和保持模式。

    Structure and Method for Decoding Read Data-Bus With Column-Steering Redundancy
    9.
    发明申请
    Structure and Method for Decoding Read Data-Bus With Column-Steering Redundancy 有权
    用列转向冗余解码读数据总线的结构和方法

    公开(公告)号：US20110164463A1

    公开(公告)日：2011-07-07

    申请号：US12652345

    申请日：2010-01-05

    申请人： Harold Pilo ,  Vinod Ramadurai

    发明人： Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C29/00 ,  G11C8/10 ,  G11C7/02

    CPC分类号： G11C29/83 ,  G11C29/02

    摘要： A random access memory circuit enabling a decodable sense amplifier array for power saving with column steering redundancy. A first decoder receives an input address and accesses at least one memory cell in the array and is capable of executing column steering redundancy. A master redundancy signal is triggered when column steering redundancy is requested. A plurality of sense amplifiers, wherein, each sense amplifier in the plurality of sense amplifiers is coupled to at least one memory cell in an array of memory cells. A second decoder receives the input address and selectively activates a first set of sense amplifiers of the plurality of sense amplifiers and selectively activates a second set of sense amplifiers in the plurality of amplifier only when the master redundancy signal is activated.

    摘要翻译： 一种随机存取存储器电路，其实现可解码的读出放大器阵列，用于具有列转向冗余的功率节省。 第一解码器接收输入地址并访问阵列中的至少一个存储器单元，并且能够执行列转向冗余。 当请求列转向冗余时，会触发主冗余信号。 多个读出放大器，其中，多个读出放大器中的每个读出放大器耦合到存储器单元阵列中的至少一个存储单元。 第二解码器接收输入地址，并且选择性地激活多个读出放大器中的第一组读出放大器，并且仅在主冗余信号被激活时选择性地激活多个放大器中的第二组读出放大器。

    Low overhead switched header power savings apparatus
    10.
    发明授权
    Low overhead switched header power savings apparatus 失效
    低开销交换机头节能设备

    公开(公告)号：US07489582B1

    公开(公告)日：2009-02-10

    申请号：US12132005

    申请日：2008-06-03

    申请人： John E. Barth, Jr. ,  Harold Pilo ,  Vinod Ramadurai

    发明人： John E. Barth, Jr. ,  Harold Pilo ,  Vinod Ramadurai

    IPC分类号： G11C5/14

    CPC分类号： G11C8/08 ,  G11C8/12

    摘要： A method for reducing leakage current in a memory array comprising: coupling a first distributed header device to the memory array, the first distributed header device is configured for limiting leakage current through the memory array; and coupling a header driver operatively to the first distributed header device for enabling tri-state operation of the first distributed header device, wherein tri-state operation includes sleep mode, wake mode, and retention mode.

    摘要翻译： 一种用于减少存储器阵列中的漏电流的方法，包括：将第一分配报头装置耦合到存储器阵列，第一分配报头装置被配置为限制通过存储器阵列的泄漏电流; 以及将所述头部驱动器可操作地耦合到所述第一分布式报头装置，以实现所述第一分配报头装置的三态操作，其中三态操作包括睡眠模式，唤醒模式和保持模式。