公开(公告)号：US08155907B1

公开(公告)日：2012-04-10

申请号：US12480488

申请日：2009-06-08

申请人： Austin H. Lesea ,  Stephen M. Trimberger ,  Christopher H. Kingsley ,  Satyaki Das ,  Tim Tuan

发明人： Austin H. Lesea ,  Stephen M. Trimberger ,  Christopher H. Kingsley ,  Satyaki Das ,  Tim Tuan

IPC分类号： G06F11/00 ,  G06F19/00 ,  G06F17/40

CPC分类号： G06F17/5045 ,  G06F11/26 ,  G06F2217/86

摘要： Methods of enabling functions of a design to be implemented in an integrated circuit device are disclosed. An exemplary method comprises applying test data to a plurality of dice having different element types for implementing circuits, wherein the plurality of dice have a common layout of the different element types for implementing the circuits; receiving output data from the plurality of dice in response to applying the test data to the plurality of dice; analyzing the output data from the plurality of dice; transforming by a computer the output data to characterization data comprising timing data associated with the different element types for implementing circuits, wherein the characterization data comprises data associated with regions of the dice, and storing the characterization data. A computer program product for enabling functions of a design to be implemented in an integrated circuit device is also disclosed.

摘要翻译： 公开了在集成电路装置中实现设计功能的方法。 示例性方法包括将测试数据应用于具有用于实现电路的不同元件类型的多个骰子，其中所述多个骰子具有用于实现电路的不同元件类型的公共布局; 响应于将所述测试数据应用于所述多个骰子，从所述多个骰子接收输出数据; 分析来自多个骰子的输出数据; 通过计算机将输出数据转换成包括与用于实现电路的不同元件类型相关联的定时数据的表征数据，其中表征数据包括与骰子区域相关联的数据，并存储表征数据。 还公开了一种用于使得能够在集成电路器件中实现设计功能的计算机程序产品。

公开(公告)号：US08146028B1

公开(公告)日：2012-03-27

申请号：US12274261

申请日：2008-11-19

申请人： Austin H. Lesea

发明人： Austin H. Lesea

IPC分类号： G06F17/50

CPC分类号： G06F17/5054 ,  G06F2217/70

摘要： An integrated circuit (“IC”) (100) is configured to have two instantiations of a user design (103, 105). Register values from the first instantiation (RA1, RA2, RA3, RA4) are compared (102) to corresponding registers of the second instantiation (RB1, RB2, RB3, RB4). If a register pair does not match, the user designs are halted, re-loaded, and re-started.

摘要翻译： 集成电路（“IC”）（100）被配置为具有用户设计（103,105）的两个实例。 将来自第一实例（RA1，RA2，RA3，RA4）的寄存器值与第二实例化（RB1，RB2，RB3，RB4）的相应寄存器进行比较（102）。 如果寄存器对不匹配，用户设计将被暂停，重新加载并重新启动。

公开(公告)号：US20110252244A1

公开(公告)日：2011-10-13

申请号：US12755792

申请日：2010-04-07

申请人： Austin H. Lesea ,  Stephen M. Trimberger

发明人： Austin H. Lesea ,  Stephen M. Trimberger

IPC分类号： H04L9/06 ,  G06F21/00

CPC分类号： G06F21/72 ,  G06F21/755

摘要： In one embodiment of the present invention, a secure cryptographic circuit arrangement is provided. The secure cryptographic circuit includes a cryptographic processing block, a spreading sequence generator, and a delay control circuit. The cryptographic processing block has a plurality of signal paths. One or more of the plurality of signal paths includes respective adjustable delay circuits. The spreading sequence generator is configured to output a sequence of pseudo-random numbers. The delay control circuit has an input coupled to an output of the spreading sequence number generator and one or more outputs coupled to respective delay adjustment inputs of the adjustable delay circuits. The delay control circuit is configured to adjust the adjustable delay circuits based on the pseudo-random numbers.

摘要翻译： 在本发明的一个实施例中，提供了一种安全密码电路装置。 安全密码电路包括密码处理块，扩展序列发生器和延迟控制电路。 密码处理块具有多个信号路径。 多个信号路径中的一个或多个包括相应的可调延迟电路。 扩展序列生成器被配置为输出伪随机数序列。 延迟控制电路具有耦合到扩展序列号发生器的输出的输入和耦合到可调节延迟电路的相应延迟调整输入的一个或多个输出。 延迟控制电路被配置为基于伪随机数来调整可调延迟电路。

公开(公告)号：US07979827B1

公开(公告)日：2011-07-12

申请号：US12042527

申请日：2008-03-05

申请人： Stephen M. Trimberger ,  Austin H. Lesea

发明人： Stephen M. Trimberger ,  Austin H. Lesea

IPC分类号： G06F17/50

CPC分类号： G06F17/5054

摘要： A method of configuring a device having programmable logic is disclosed. The method comprises generating a netlist associated with a circuit design; coupling the netlist to the device having programmable logic; performing a re-targeting function using a circuit on the device having programmable logic; generating configuration bits for configuring the programmable logic; and configuring the programmable logic to implement the circuit design according to the configuration bits based upon the netlist and results of the re-targeting function.

摘要翻译： 公开了一种配置具有可编程逻辑的装置的方法。 该方法包括生成与电路设计相关联的网表; 将网表耦合到具有可编程逻辑的设备; 使用具有可编程逻辑的设备上的电路执行重定向功能; 生成用于配置可编程逻辑的配置位; 以及根据重定向功能的网表和结果，根据配置位配置可编程逻辑以实现电路设计。

公开(公告)号：US07763861B1

公开(公告)日：2010-07-27

申请号：US11975972

申请日：2007-10-23

申请人： Nathan J. Bialke ,  Austin H. Lesea ,  Michael A. Margolese ,  Raymond J. Matteis

发明人： Nathan J. Bialke ,  Austin H. Lesea ,  Michael A. Margolese ,  Raymond J. Matteis

IPC分类号： G01T3/00

CPC分类号： H03K19/17764

摘要： Methods and systems are provided for determining a characteristic of an atomic particle affecting a programmable logic device (PLD). The PLD is configured to generate a value at one or more outputs. A source generates a packet of atomic particles. The departure from the source is indicated for the packet of the atomic particles. The PLD is impacted with the packet of the atomic particles. A change is detected in the value of one or more outputs of the PLD. The change in the value of the output or outputs is a result of the impact of the PLD by one of the atomic particles from the packet. A time interval is determined between the departure of the packet of the atomic particles from the source and the change in the value of the output or outputs.

摘要翻译： 提供了用于确定影响可编程逻辑器件（PLD）的原子粒子的特性的方法和系统。 PLD被配置为在一个或多个输出处产生一个值。 源产生一个原子粒子包。 对于原子粒子的包，指示源的偏离。 PLD受到原子粒子的包的影响。 在PLD的一个或多个输出的值中检测到变化。 输出或输出值的变化是PLD受到数据包中原子粒子之一的影响的结果。 在来自源的原子粒子的分组的离开与输出或输出的值的变化之间确定时间间隔。

公开(公告)号：US07684232B1

公开(公告)日：2010-03-23

申请号：US11900549

申请日：2007-09-11

申请人： Austin H. Lesea

发明人： Austin H. Lesea

IPC分类号： G11C11/00

CPC分类号： G11C11/413 ,  G11C11/4125 ,  H03K19/00338

摘要： A memory cell stores a data bit value despite atomic radiation. The memory cell includes two inverters, an access circuit, and two switch circuits. Each inverter has an input and an output. The access circuit is arranged to write and read the data bit value in the memory cell. The switch circuits cross couple the outputs of the two inverters to the inputs of the two inverters. The switch circuits are arranged to alternately decouple and couple the inputs of the two inverters to limit corruption from atomic radiation of the data bit value in the memory cell.

摘要翻译： 存储单元存储尽管原子辐射的数据位值。 存储单元包括两个反相器，一个存取电路和两个开关电路。 每个逆变器都有一个输入和一个输出。 访问电路被布置为写入和读取存储器单元中的数据位值。 开关电路将两个反相器的输出交叉耦合到两个反相器的输入。 开关电路被布置成交替地分离和耦合两个反相器的输入，以限制存储器单元中的数据位值的原子辐射的损坏。

公开(公告)号：US07535213B1

公开(公告)日：2009-05-19

申请号：US11214759

申请日：2005-08-29

申请人： Austin H. Lesea

发明人： Austin H. Lesea

IPC分类号： G01R31/28

CPC分类号： G01R31/2881 ,  G11C11/4125

摘要： Prediction of a rate of atmospheric upsets in an integrated circuit (IC) is described. In one embodiment, a first rate of atmospheric upsets is measured in a plurality of ICs of a first type. Within a beam of atomic particles, a second rate of beam upsets of at least one IC of the first type and a third rate of beam upsets of at least one IC of a second type are concurrently measured. A fourth rate of atmospheric upsets is determined in an IC of the second type as a function of the first rate of atmospheric upsets and the second and third rates of beam upsets.

摘要翻译： 描述了集成电路（IC）中大气扰动速率的预测。 在一个实施例中，在第一类型的多个IC中测量大气紊乱的第一速率。 在原子粒子束内，同时测量第一类型的至少一个IC的第二速率的波束失真和第二类型的至少一个IC的波束失真的第三速率。 在第二类型的IC中确定大气紊乱的第四率作为大气紊乱的第一速率和第二和第三波束扰动率的函数。

公开(公告)号：US07452765B1

公开(公告)日：2008-11-18

申请号：US11242409

申请日：2005-09-30

申请人： Martin L. Voogel ,  Austin H. Lesea ,  Joseph J. Fabula ,  Carl H. Carmichael ,  Shahin Toutounchi ,  Michael J. Hart ,  Steven P. Young ,  Kevin T. Look ,  Jan L. de Jong

发明人： Martin L. Voogel ,  Austin H. Lesea ,  Joseph J. Fabula ,  Carl H. Carmichael ,  Shahin Toutounchi ,  Michael J. Hart ,  Steven P. Young ,  Kevin T. Look ,  Jan L. de Jong

IPC分类号： H01L21/8238

CPC分类号： H01L27/11803 ,  H01L21/76831 ,  H01L21/76834 ,  H01L27/11

摘要： SEU-hardening series resistances loads are formed within the gate structures of cross-coupled inverters of a latch. For some embodiments, the gate contact for the input of each cross-coupled inverter has a sufficiently high resistance to provide the SEU-hardening series resistance. For other embodiments, a conductive trace layer coupled to the input of each cross-coupled inverter includes a high-resistivity portion that provides the SEU-hardening series resistance.

摘要翻译： SEU硬化串联电阻负载形成在锁存器的交叉耦合反相器的栅极结构内。 对于一些实施例，用于每个交叉耦合的反相器的输入的栅极接触具有足够高的电阻以提供SEU-硬化串联电阻。 对于其他实施例，耦合到每个交叉耦合的反相器的输入的导电迹线层包括提供SEU硬化串联电阻的高电阻部分。

公开(公告)号：US07408381B1

公开(公告)日：2008-08-05

申请号：US11353748

申请日：2006-02-14

申请人： Saar Drimer ,  Jason J. Moore ,  Austin H. Lesea

发明人： Saar Drimer ,  Jason J. Moore ,  Austin H. Lesea

IPC分类号： H03K19/177 ,  H01L25/00 ,  G06F12/14

CPC分类号： G06F17/5054

摘要： A circuit for implementing a plurality of circuits on a programmable logic device, the circuit comprising a first circuit implemented on a first portion of the programmable logic device; a second circuit implemented on a second portion of the programmable logic device; and a control circuit coupled to the first circuit and the second circuit, the control circuit providing isolation between the first circuit and the second circuit. While the first circuit and the second circuit may comprise redundant circuits implementing a common function, the circuits may also comprise circuits which must be isolated, such as an encryption circuit and a decryption circuit implementing a cryptographic function. A method for implementing a plurality of circuits on a programmable logic device is also disclosed.

摘要翻译： 一种用于在可编程逻辑器件上实现多个电路的电路，该电路包括实现在可编程逻辑器件的第一部分上的第一电路; 在可编程逻辑器件的第二部分上实现的第二电路; 以及耦合到所述第一电路和所述第二电路的控制电路，所述控制电路提供所述第一电路和所述第二电路之间的隔离。 虽然第一电路和第二电路可以包括实现共同功能的冗余电路，但电路也可以包括必须隔离的电路，例如实现加密功能的加密电路和解密电路。 还公开了一种在可编程逻辑器件上实现多个电路的方法。

公开(公告)号：US07291923B1

公开(公告)日：2007-11-06

申请号：US10627334

申请日：2003-07-24

申请人： Austin H. Lesea ,  Peter H. Alfke

发明人： Austin H. Lesea ,  Peter H. Alfke

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L23/532

CPC分类号： H01L23/5222 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

摘要： In an integrated circuit, a layer including a plurality of conductive wires is described. A first wire, having sidewalls, is tapered from a proximal end which has a first width to a distal end which has a second width, to reduce width from the first width to the second width, and the first wire also has a substantially vertical surface. A second wire, spaced apart from the first wire, also has a substantially vertical surface. The first wire and the second wire are each horizontally disposed along side each other forming a part of a sidewall capacitor between facing sidewalls. Capacitors are created between the first substantially vertical surface and the second substantially vertical surface, the capacitors are respectively associated with capacitances and with a plurality of loads, the plurality of loads is progressively reduced responsive to a progressive reduction of the capacitances as associated with the first wire taper.

摘要翻译： 在集成电路中，描述包括多根导线的层。 具有侧壁的第一线从具有第一宽度的第一宽度到具有第二宽度的远端的近端渐缩，以减小从第一宽度到第二宽度的宽度，并且第一线还具有基本垂直的表面 。 与第一线间隔开的第二线也具有基本垂直的表面。 第一线和第二线各自水平地彼此相对地设置，在相对的侧壁之间形成侧壁电容器的一部分。 电容器在第一基本上垂直的表面和第二基本上垂直的表面之间产生，电容器分别与电容和多个负载相关联，多个负载响应于与第一个相关联的电容的逐渐减小而逐渐减小 丝锥。