公开(公告)号：US07365463B2

公开(公告)日：2008-04-29

申请号：US11033368

申请日：2005-01-10

申请人： Robert W. Horst ,  Richard R. Marcus

发明人： Robert W. Horst ,  Richard R. Marcus

IPC分类号： H02K23/60

CPC分类号： H02K99/20

摘要： A motor that delivers high force linear motion or high torque rotary motion to a moving element. The motor may include a driving brake, a driver, a holding brake and a flexible moving element. Operation of the motor may involve activating the holding brake, activating the driver to flex the moving element, activating the holding brake to maintain the position of a portion of the moving element, releasing the driving brake, and restoring the moving element to an unflexed position. The elements are arranged to provide linear motion, belt-driven rotary motion, or directly-coupled rotary motion using brakes and drivers arranged in linear or circular fashion. Drivers may be linear or rotary actuators or motors based on electrostatic, piezoelectric, magnetic, or electrostrictive properties. The brakes may be applied through electrostatic forces, magnetic forces, or mechanical gears engaged with a linear or rotary driving mechanism.

摘要翻译： 一种向移动元件提供高力直线运动或高扭矩旋转运动的电机。 马达可以包括驱动制动器，驱动器，保持制动器和柔性移动元件。 电动机的操作可以包括启动保持制动器，启动驾驶员以弯曲移动元件，启动保持制动器以保持移动元件的一部分的位置，释放驱动制动器，并将移动元件恢复到未弯曲的位置 。 这些元件被布置成使用以线性或圆形方式布置的制动器和驱动器提供线性运动，皮带驱动的旋转运动或直接耦合的旋转运动。 驱动器可以是基于静电，压电，磁性或电致伸缩特性的线性或旋转致动器或电动机。 制动器可以通过与线性或旋转驱动机构接合的静电力，磁力或机械齿轮施加。

公开(公告)号：US06950428B1

公开(公告)日：2005-09-27

申请号：US09670174

申请日：2000-09-25

申请人： Robert W. Horst ,  William J. Watson ,  David A. Brown ,  David J. Garcia ,  William P. Bunton ,  David T. Heron ,  William F. Bruckert

发明人： Robert W. Horst ,  William J. Watson ,  David A. Brown ,  David J. Garcia ,  William P. Bunton ,  David T. Heron ,  William F. Bruckert

IPC分类号： H04J1/16 ,  H04L12/56 ,  H04L29/06

CPC分类号： H04L49/357 ,  H04L45/00 ,  H04L49/101 ,  H04L49/254 ,  H04L69/14

摘要： Adaptive sets of lanes are configured between routers in a system area network. Source nodes determine whether packets may be adaptively routed between the lanes by encoding adaptive control bits in the packet header. The adaptive control bits also facilitate the flushing of all lanes of the adaptive set. Adaptive sets may also be used in uplinks between levels of a fat tree.

摘要翻译： 在系统区域网络中的路由器之间配置自适应通道组。 源节点通过对分组报头中的自适应控制位进行编码来确定分组是否可以在通道之间自适应地路由。 自适应控制位还有助于冲洗自适应组的所有通道。 自适应集合也可以用于胖树级别之间的上行链路。

公开(公告)号：US5914953A

公开(公告)日：1999-06-22

申请号：US474772

申请日：1995-06-07

申请人： John C. Krause ,  David J. Garcia ,  Robert W. Horst ,  Geoffrey I. Iswandhi ,  David Paul Sonnier ,  William Joel Watson ,  Linda Ellen Zalzala

发明人： John C. Krause ,  David J. Garcia ,  Robert W. Horst ,  Geoffrey I. Iswandhi ,  David Paul Sonnier ,  William Joel Watson ,  Linda Ellen Zalzala

IPC分类号： G06F11/18 ,  G01R31/317 ,  G01R31/3185 ,  G06F1/12 ,  G06F9/52 ,  G06F11/00 ,  G06F11/10 ,  G06F11/16 ,  G06F11/20 ,  G06F11/273 ,  G06F12/08 ,  G06F12/14 ,  G06F12/16 ,  G06F13/00 ,  H04L12/56 ,  H04L29/14 ,  H04L12/00

CPC分类号： G01R31/31727 ,  G06F1/12 ,  G06F11/10 ,  G06F11/1604 ,  G06F11/1633 ,  G06F11/1645 ,  G06F11/165 ,  G06F11/1658 ,  G06F11/1679 ,  G06F11/1687 ,  G06F12/0815 ,  G06F12/1483 ,  H04L47/10 ,  H04L49/90 ,  H04L49/901 ,  H04L49/9057 ,  H04L69/40 ,  G01R31/318533 ,  G06F11/004 ,  G06F11/1044 ,  G06F11/167 ,  G06F11/1683 ,  G06F11/1695 ,  G06F11/20 ,  G06F11/2043 ,  G06F11/2097 ,  G06F11/2736 ,  G06F2201/845 ,  H04L12/56

摘要： A processing system includes multiple processor units and multiple input/output elements communicatively interconnected by a system area network having a plurality of multi-ported router elements. Communication between the system elements uses message packets that contain, among other things, destination information that identifies the intended recipient of the message packet. That destination information is used, at least in part, for routing message packets from a its source to its intended destination. Deadlocks are eliminated by providing each router with information as to which ports cannot be used for re-transmission of a message packet, depending upon which port is receiving that message packet.

摘要翻译： 处理系统包括由具有多个多端口路由器元件的系统区域网络通信地互连的多个处理器单元和多个输入/输出元件。 系统元件之间的通信使用消息包，其包含标识消息包的预期接收者的目的地信息。 该目的地信息至少部分地用于将消息包从其源传送到其预期目的地。 通过为每个路由器提供关于根据哪个端口正在接收该消息分组而不能用于重新发送消息分组的哪些端口的信息来消除死锁。

公开(公告)号：US5765007A

公开(公告)日：1998-06-09

申请号：US976304

申请日：1992-11-13

申请人： Mizanur M. Rahman ,  Robert W. Horst ,  Richard Harris

发明人： Mizanur M. Rahman ,  Robert W. Horst ,  Richard Harris

IPC分类号： G06F9/22 ,  G06F9/26 ,  G06F9/28

CPC分类号： G06F9/26 ,  G06F9/28

摘要： First and second banks of control stores are used to store microinstructions. Each bank contains three control stores: A horizontal control store, a vertical control store, and a jump control store. The horizontal control store contains the rank four microcode; the vertical control store contains the rank three microcode; and the jump control store contains the same microcode as the vertical control store but is used on conditional jump microoperations. This allows simultaneous accessing of different microinstructions using a single address incrementer. The control store banks are accessed in an overlapping manner so that upon each clock cycle one bank is loading the rank 3 and rank 4 registers. The sequencer according to the present invention includes a return address stack for returning from subroutine calls and trap routines. When processing trap routines, the return address stack stores two microinstruction addresses to allow processing of a previously encountered jump or call operation that may have been aborted when the trap routine was entered.

摘要翻译： 第一和第二控制柜门用于存储微指令。 每个银行包含三个控制存储：水平控制存储，垂直控制存储和跳转控制存储。 水平控制存储包含四级微码; 垂直控制商店包含三级微码; 并且跳转控制存储器包含与垂直控制存储器相同的微代码，但是用于条件跳转微操作。 这允许使用单个地址增量器同时访问不同的微指令。 以重叠的方式访问控制存储体，使得在每个时钟周期中，一个存储体正在加载等级3和等级4寄存器。 根据本发明的定序器包括用于从子程序调用和陷阱例程返回的返回地址堆栈。 当处理陷阱例程时，返回地址堆栈存储两个微指令地址，以允许处理先前遇到的跳转或调用操作，当进入陷阱程序时可能已经中止了跳转或调用操作。

公开(公告)号：US5752064A

公开(公告)日：1998-05-12

申请号：US710620

申请日：1996-09-20

申请人： Robert W. Horst

发明人： Robert W. Horst

IPC分类号： G06F9/26 ,  G06F9/38

CPC分类号： G06F9/30134 ,  G06F9/261 ,  G06F9/3802 ,  G06F9/3838 ,  G06F9/3844 ,  G06F9/3853 ,  G06F9/3861

摘要： A system for issuing a family of instructions during a single clock includes a decoder for decoding the family of instructions and logic, responsive to the decode result, for determining whether resource conflicts would occur if the family were issued during one clock. If no resource conflicts occur, an execution unit executes the family regardless of whether dependencies among the instructions in the family exist.

公开(公告)号：US5742135A

公开(公告)日：1998-04-21

申请号：US693000

申请日：1996-06-28

申请人： Robert W. Horst

发明人： Robert W. Horst

IPC分类号： H04L7/00

CPC分类号： H04L7/0083

摘要： A communication system transmitting AMI encoded data forces a latent error to occur within a predetermined time duration from an event which generated the latent error. Bit values of original data are selectively inverted to prevent a long sequence of zeros from being transmitted.

摘要翻译： 发送AMI编码数据的通信系统迫使在产生潜在错误的事件的预定持续时间内发生潜在错误。 选择性地反转原始数据的位值以防止发送长的零序列。

公开(公告)号：US5628024A

公开(公告)日：1997-05-06

申请号：US483661

申请日：1995-06-07

申请人： Robert W. Horst

发明人： Robert W. Horst

IPC分类号： G06F9/26 ,  G06F9/38

CPC分类号： G06F9/30134 ,  G06F9/261 ,  G06F9/3802 ,  G06F9/3838 ,  G06F9/3844 ,  G06F9/3853 ,  G06F9/3861

摘要： A system for issuing a family of instructions during a single clock includes a decoder for decoding the family of instructions and logic, responsive to the decode result, for determining whether resource conflicts would occur if the family were issued during one clock. If no resource conflicts occur, an execution unit executes the family regardless of whether dependencies among the instructions in the family exist.

摘要翻译： 用于在单个时钟期间发出指令系列的系统包括解码器，用于响应于解码结果对指令和逻辑系列进行解码，以确定如果家庭在一个时钟期间被发出，则是否会发生资源冲突。 如果没有发生资源冲突，则执行单元执行该系列，而不考虑该系列中的指令之间的相关性是否存在。

公开(公告)号：US5574941A

公开(公告)日：1996-11-12

申请号：US552433

申请日：1995-11-03

申请人： Robert W. Horst

发明人： Robert W. Horst

IPC分类号： G06F9/26 ,  G06F9/38 ,  G06F9/30

CPC分类号： G06F9/30134 ,  G06F9/261 ,  G06F9/3802 ,  G06F9/3838 ,  G06F9/3844 ,  G06F9/3853 ,  G06F9/3861

摘要： A system for issuing a family of instructions during a single clock includes a decoder for decoding the family of instructions and logic, responsive to the decode result, for determining whether resource conflicts would occur if the family were issued during one clock. If no resource conflicts occur, an execution unit executes the family regardless of whether dependencies among the instructions in the family exist.

摘要翻译： 用于在单个时钟期间发出指令系列的系统包括解码器，用于响应于解码结果对指令和逻辑系列进行解码，以确定如果家庭在一个时钟期间被发出，则是否会发生资源冲突。 如果没有发生资源冲突，则执行单元执行该系列，而不考虑该系列中的指令之间的相关性是否存在。

公开(公告)号：US5404550A

公开(公告)日：1995-04-04

申请号：US735594

申请日：1991-07-25

申请人： Robert W. Horst

发明人： Robert W. Horst

IPC分类号： G06F9/44 ,  G06F9/46 ,  G06F15/80 ,  G06F3/00

CPC分类号： G06F15/8015 ,  G06F9/4436

摘要： A computer architecture has a plurality of processing cells interconnected to perform programming tasks. Each cell contains both memory and processing elements. Memory packets contain an instruction, a data element, and a pointer to another memory packet. Tasks are executed by following a linked list of memory packets. Transmission packets communicate instructions and register values along the linked list. A plurality of computer processes may be executed simultaneously.

摘要翻译： 计算机体系结构具有互连以执行编程任务的多个处理单元。 每个单元格都包含内存和处理元素。 存储分组包含指令，数据元素和指向另一个存储分组的指针。 任务通过跟随链表的内存包执行。 传输数据包通过链接指示和注册值。 可以同时执行多个计算机处理。

公开(公告)号：US5075844A

公开(公告)日：1991-12-24

申请号：US357238

申请日：1989-05-24

申请人： Robert L. Jardine ,  Shannon J. Lynch ,  Philip R. Manela ,  Robert W. Horst

发明人： Robert L. Jardine ,  Shannon J. Lynch ,  Philip R. Manela ,  Robert W. Horst

IPC分类号： G06F9/38

CPC分类号： G06F9/3861

摘要： A mechanism for handling exceptions in a processor system that issues a family of more than one instruction during a single clock that utilizes the exception handling procedures developed for single instructions. The mechanism detects an exception associated with one of the instructions in the family, inhibits the data writes for the instructions in the family, flushes the pipeline, and reissues the instruction singly. The exception handling procedure for the single instruction may then be utilized.