公开(公告)号：US07800401B1

公开(公告)日：2010-09-21

申请号：US11841727

申请日：2007-08-20

申请人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Andy Lee

发明人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Andy Lee

IPC分类号： H03K19/177

CPC分类号： H03K19/177

摘要： A logic element includes memory elements, multiplexers, and controls. The multiplexers are arranged in levels including a highest level of multiplexers with inputs connected to the memory elements and outputs connected to inputs of a next-to-highest level of multiplexers and a first level of multiplexers with inputs connected to outputs of a second level of multiplexers and at least one output. The controls are connected to the multiplexers. In a first operational mode the controls determine a first-mode output at the at least one output of the first level of multiplexers, and in a second operational mode the controls determine a plurality of second-mode outputs at selected outputs of multiplexers not at the first level of multiplexers.

摘要翻译： 逻辑元件包括存储器元件，多路复用器和控制器。 多路复用器被布置在包括最高级别的多路复用器的级别中，其中连接到存储器元件的输入端和连接到下一级到最高级复用器的输出的输出端和第一级多路复用器，其输入端连接到第二级 多路复用器和至少一个输出。 控制器连接到多路复用器。 在第一操作模式中，所述控制确定所述第一级多路复用器的所述至少一个输出处的第一模式输出，并且在第二操作模式中，所述控制确定多路复用器的选定输出处的多个第二模式输出， 第一级多路复用器。

公开(公告)号：US20080258763A1

公开(公告)日：2008-10-23

申请号：US12130876

申请日：2008-05-30

申请人： Sinan Kaptanoglu

发明人： Sinan Kaptanoglu

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17728 ,  H03K19/1778 ,  H03K19/17796

摘要： An FPGA architecture has top, middle and low levels. The top level is an array of B 16×16 tiles enclosed by I/O blocks. The routing resources in the middle level are expressway routing channels including interconnect conductors. At the lowest level, there are block connect routing channels, local mesh routing channels, and direct connect interconnect conductors to connect the logic elements to further routing resources. Each B1 block includes four clusters of devices. Each of the clusters includes first and second LUT3s, a LUT2, and a DFF. Each of the LUT3s have three inputs and one output. Each of the LUT2s have two inputs and one output. Each DFF has a data input and a data output. In each of the clusters the outputs of the LUT3s are multiplexed to the input of DFF, and symmetrized with the output of the DFF to form two outputs of each of the clusters.

摘要翻译： FPGA架构具有顶级，中级和低级。 顶级是由I / O块包围的B 16x16瓦数组。 中间路由资源是高速公路路由信道，包括互连导体。 在最底层，有块连接路由通道，本地网状路由通道和直接连接互连导体，以将逻辑元件连接到更多的路由资源。 每个B1块包括四组设备。 每个簇包括第一和第二LUT 3 s，LUT 2和DFF。 LUT 3中的每一个具有三个输入和一个输出。 LUT 2中的每一个具有两个输入和一个输出。 每个DFF都有数据输入和数据输出。 在每个簇中，LUT 3的输出被复用到DFF的输入，并且与DFF的输出对称，以形成每个簇的两个输出。

公开(公告)号：US07368944B1

公开(公告)日：2008-05-06

申请号：US11649748

申请日：2007-01-03

申请人： Michael D. Hutton ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  David Lewis ,  Tim Vanderhoek

发明人： Michael D. Hutton ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  David Lewis ,  Tim Vanderhoek

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17728

摘要： A programmable logic element grouping for use in multiple instances on a programmable logic device includes more than the traditional number of logic elements sharing secondary signal (e.g., clock, clock enable, clear, etc.) selection circuitry. The logic elements in such a grouping are divided into at least two subgroups. Programmable interconnection circuitry is provided for selectively applying signals from outside the grouping and signals fed back from the logic elements in the grouping to primary inputs of the logic elements in the grouping. The programmable interconnection circuitry limits possible application of at least some of these signals to one or the other of the subgroups, and/or provides for possible application of at least some of these signals to a greater percentage of the primary inputs to one of the subgroups than to the other.

摘要翻译： 在可编程逻辑器件上的多个实例中使用的可编程逻辑元件组合包括多于共享次级信号（例如，时钟，时钟使能，清零等）选择电路的传统数量的逻辑元件。 这种分组中的逻辑元素被划分为至少两个子组。 提供了可编程互连电路，用于选择性地将分组外的信号和分组中的逻辑元件反馈的信号分组中的逻辑元件的主要输入。 可编程互连电路将这些信号中的至少一些信号的可能应用限制到子组中的一个或另一个，并且/或提供这些信号中的至少一些信号到其中一个子组的较大百分比的主要输入的可能应用 比对方。

公开(公告)号：US07360195B2

公开(公告)日：2008-04-15

申请号：US11088621

申请日：2005-03-23

申请人： Sinan Kaptanoglu

发明人： Sinan Kaptanoglu

IPC分类号： G06F17/50 ,  H03K19/177 ,  H01L25/00

CPC分类号： H03K19/17736 ,  H01L27/11803

摘要： An FPGA architecture has top, middle and low levels. The top level of the architecture is an array of the B16×16 tiles arranged in a rectangular array and enclosed by I/O blocks on the periphery. On each of the four sides of a B16×16 tile, and also associated with each of the I/O blocks is a freeway routing channel. A B16×16 tile in the middle level of hierarchy is a sixteen by sixteen array of B1 blocks. The routing resources in the middle level of hierarchy are expressway routing channels M1, M2, and M3 including groups of interconnect conductors. At the lowest level of the semi-hierarchical FPGA architecture, there are block connect (BC) routing channels, local mesh (LM) routing channels, and direct connect (DC) interconnect conductors. Each BC routing channel is coupled to an expressway tab to provide access for each B1 block to the expressway routing channels M1, M2, and M3, respectively. Each BC routing channel has nine interconnect conductors which are grouped into three groups of three interconnect conductors. Each group of three interconnect conductors is connected to a first side of a Extension Block (EB) 3×3 switch matrix. A second side of each EB 3×3 switch matrix is coupled to the E-tab. Between adjacent B1 blocks , in both the horizontal and vertical directions, the leads on the second side of a first EB 3×3 switch matrix may be coupled to the leads on the second side of second EB3×3 switch matrix by BC criss-cross extension.

摘要翻译： FPGA架构具有顶级，中级和低级。 该体系结构的顶层是排列成矩形阵列并由外围的I / O块包围的B16x16瓦数组。 在B16x16瓦片的四面中，每个I / O块也与高速公路路由通道相关联。 中层层次的B16x16瓦片是16块16块阵列。 中间级别的路由资源是包括互连导体组的高速公路路由信道M 1，M 2和M 3。 在半层次FPGA架构的最底层，有块连接（BC）路由通道，局域网（LM）路由通道和直接连接（DC）互连导线。 每个BC路由信道被耦合到高速公路标签，以分别向高速公路路由信道M 1，M 2和M 3提供每个B1块的接入。 每个BC路由信道具有九个互连导体，它们分成三组三个互连导体。 每组三个互连导体连接到扩展块（EB）3x3开关矩阵的第一侧。 每个EB 3x3开关矩阵的第二面耦合到E-tab。 在相邻B1块之间，在水平和垂直方向上，第一EB 3×3开关矩阵的第二侧上的引线可以通过BC交叉扩展耦合到第二EB3×3开关矩阵的第二侧上的引线。

公开(公告)号：US07323902B2

公开(公告)日：2008-01-29

申请号：US11189549

申请日：2005-07-25

申请人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Andy L. Lee

发明人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Andy L. Lee

IPC分类号： G06F7/38 ,  H03K19/177

CPC分类号： H03K19/17728 ,  H03K19/1737

摘要： A logic element includes memory elements, multiplexers, and controls. The multiplexers are arranged in levels including a highest level of multiplexers with inputs connected to the memory elements and outputs connected to inputs of a next-to-highest level of multiplexers and a first level of multiplexers with inputs connected to outputs of a second level of multiplexers and at least one output. The controls are connected to the multiplexers. In a first operational mode the controls determine a first-mode output at the at least one output of the first level of multiplexers, and in a second operational mode the controls determine a plurality of second-mode outputs at selected outputs of multiplexers not at the first level of multiplexers.

摘要翻译： 逻辑元件包括存储器元件，多路复用器和控制器。 多路复用器被布置在包括最高级别的多路复用器的级别中，其中连接到存储器元件的输入端和连接到下一级到最高级复用器的输入端的输出端和第一级多路复用器，其输入端连接到第二级 多路复用器和至少一个输出。 控制器连接到多路复用器。 在第一操作模式中，所述控制确定所述第一级多路复用器的所述至少一个输出处的第一模式输出，并且在第二操作模式中，所述控制确定多路复用器的选定输出处的多个第二模式输出， 第一级多路复用器。

公开(公告)号：US07167022B1

公开(公告)日：2007-01-23

申请号：US10810117

申请日：2004-03-25

申请人： James Schleicher ,  Richard Yuan ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Gregg Baeckler ,  David Lewis ,  Mike Hutton ,  Andy Lee ,  Rahul Saini ,  Henry Kim

发明人： James Schleicher ,  Richard Yuan ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Gregg Baeckler ,  David Lewis ,  Mike Hutton ,  Andy Lee ,  Rahul Saini ,  Henry Kim

IPC分类号： H03K19/177

CPC分类号： H03K19/17728 ,  G06F7/50 ,  H03K19/017581

摘要： Disclosed is an LE that can provide a number of advantageous feature. For example, the LE can provide efficient and flexible use of LUTs and input sharing. The LE may also provide for flexible use of one or more dedicated adders and include register functionality.

摘要翻译： 公开了可以提供多个有利特征的LE。 例如，LE可以提供LUT和输入共享的高效灵活的使用。 LE还可以灵活地使用一个或多个专用加法器并且包括寄存器功能。

公开(公告)号：US07119575B1

公开(公告)日：2006-10-10

申请号：US10756206

申请日：2004-01-12

申请人： James Schleicher ,  Bruce Pedersen ,  Sinan Kaptanoglu

发明人： James Schleicher ,  Bruce Pedersen ,  Sinan Kaptanoglu

IPC分类号： H03K19/177

CPC分类号： H03K19/17728 ,  H03K19/1737

摘要： Logic circuits that provide improved efficiency are described. In one general embodiment, this is accomplished by feeding outputs of LEs in the logic circuit to multiplexers that receive their select signals from input terminals of the LEs in the logic circuit. In one embodiment, each of the LEs provides one output signal. The first LE in the logic circuit provides an output signal to one multiplexer, while each of the remaining LEs in the logic circuit provides an output signal to two multiplexers. In another embodiment, each of the LEs provides two output signals. The first LE in the logic circuit provides two output signals to one multiplexer, while each of the remaining LEs in the logic circuit provides two output signals to four multiplexers.

摘要翻译： 描述了提供更高效率的逻辑电路。 在一个一般实施例中，这通过将逻辑电路中的LE的输出馈送到从逻辑电路中的LE的输入端接收其选择信号的多路复用器来实现。 在一个实施例中，每个LE提供一个输出信号。 逻辑电路中的第一LE向一个多路复用器提供输出信号，而逻辑电路中的剩余LE中的每一个向两个多路复用器提供输出信号。 在另一个实施例中，每个LE提供两个输出信号。 逻辑电路中的第一个LE为一个多路复用器提供两个输出信号，而逻辑电路中的剩余LE中的每一个向四个多路复用器提供两个输出信号。

公开(公告)号：US07042248B1

公开(公告)日：2006-05-09

申请号：US10454728

申请日：2003-06-03

申请人： Michael Hutton ,  Sinan Kaptanoglu

发明人： Michael Hutton ,  Sinan Kaptanoglu

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  G06F5/01 ,  G06F7/766 ,  H03K19/17732

摘要： A dedicated hardware block is provided for implementing crossbars and/or barrel shifters in programmable logic resources. Crossbar and/or barrel shifter circuitry may replace one or more rows, one or more columns, one or more rectangles, or any combination thereof of programmable logic regions on a programmable logic resource. The functionality of the crossbar and/or barrel shifter circuitry can further be improved by implementing time-multiplexing.

摘要翻译： 提供专用硬件块用于在可编程逻辑资源中实现十字路口和/或桶形移位器。 横杆和/或桶形移位器电路可以替代可编程逻辑资源上的可编程逻辑区域的一行或多行，一列或多列，一个或多个矩形或其任意组合。 可以通过实施时间复用来进一步改进交叉开关和/或桶形移位器电路的功能。

公开(公告)号：US20050273750A1

公开(公告)日：2005-12-08

申请号：US11202686

申请日：2005-08-12

申请人： Sinan Kaptanoglu

发明人： Sinan Kaptanoglu

IPC分类号： G06F17/50 ,  H03K17/693 ,  H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17796

摘要： A turning structure for routing channels in a field programmable gate array, comprising a first plurality of routing channels having a first direction and a second plurality of routing channels having a second direction. The first plurality of routing channels intersects the second plurality of routing channels to form a plurality of matrices of intersecting interconnect conductors in the routing channels. A first number of reprogrammable elements is disposed at intersections in at least one of the plurality of matrices, a second number of reprogrammable elements disposed at intersections in at least one of the plurality of matrices. The second number of reprogrammable elements is greater than the first number of reprogrammable elements, and a third number of reprogrammable elements disposed at intersections in at least one of the plurality of matrices. The third number of reprogrammable elements is greater than the second number of reprogrammable elements.

摘要翻译： 一种用于在现场可编程门阵列中路由信道的转动结构，包括具有第一方向的第一多个路由信道和具有第二方向的第二多个路由信道。 第一多个路由信道与第二多个路由信道相交，以在路由信道中形成多个交叉互连导体矩阵。 第一数量的可编程元件设置在多个矩阵中的至少一个矩阵中的交点处，第二数量的可重新编程元件设置在多个矩阵中的至少一个矩阵中的相交处。 第二数量的可再编程元件大于第一数量的可再编程元件，并且第三数量的可重新编程元件设置在多个矩阵中的至少一个矩阵中的相交处。 第三数量的可编程元件大于第二数量的可编程元件。

公开(公告)号：US06943580B2

公开(公告)日：2005-09-13

申请号：US10364310

申请日：2003-02-10

申请人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Andy Lee

发明人： David Lewis ,  Bruce Pedersen ,  Sinan Kaptanoglu ,  Andy Lee

IPC分类号： H03K19/173 ,  H03K19/177 ,  G06F7/38

CPC分类号： H03K19/17728 ,  H03K19/1737

摘要： A logic element includes memory elements, multiplexers, and controls. The multiplexers are arranged in levels including a highest level of multiplexers with inputs connected to the memory elements and outputs connected to inputs of a next-to-highest level of multiplexers and a first level of multiplexers with inputs connected to outputs of a second level of multiplexers and at least one output. The controls are connected to the multiplexers. In a first operational mode the controls determine a first-mode output at the at least one output of the first level of multiplexers, and in a second operational mode the controls determine a plurality of second-mode outputs at selected outputs of multiplexers not at the first level of multiplexers.

摘要翻译： 逻辑元件包括存储器元件，多路复用器和控制器。 多路复用器被布置在包括最高级别的多路复用器的级别中，其中连接到存储器元件的输入端和连接到下一级到最高级复用器的输入端的输出端和第一级多路复用器，其输入端连接到第二级 多路复用器和至少一个输出。 控制器连接到多路复用器。 在第一操作模式中，所述控制确定所述第一级多路复用器的所述至少一个输出处的第一模式输出，并且在第二操作模式中，所述控制确定多路复用器的选定输出处的多个第二模式输出， 第一级多路复用器。