利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

172 条记录 (耗时 0.037 秒)

    APPARATUS AND METHOD OF IMPROVED INSERT INSTRUCTIONS
    71.
    发明申请
    APPARATUS AND METHOD OF IMPROVED INSERT INSTRUCTIONS 有权
    装置和改进插入指令的方法

    公开(公告)号：US20130283021A1

    公开(公告)日：2013-10-24

    申请号：US13976992

    申请日：2011-12-23

    申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30181 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3013 ,  G06F9/30167 ,  G06F9/3802

    摘要： An apparatus is described having instruction execution logic circuitry to execute first, second, third and fourth instruction. Both the first instruction and the second instruction insert a first group of input vector elements to one of multiple first non overlapping sections of respective first and second resultant vectors. The first group has a first bit width. Each of the multiple first non overlapping sections have a same bit width as the first group. Both the third instruction and the fourth instruction insert a second group of input vector elements to one of multiple second non overlapping sections of respective third and fourth resultant vectors. The second group has a second bit width that is larger than said first bit width. Each of the multiple second non overlapping sections have a same bit width as the second group. The apparatus also includes masking layer circuitry to mask the first and third instructions at a first resultant vector granularity, and, mask the second and fourth instructions at a second resultant vector granularity.

    摘要翻译： 描述了具有执行第一，第二，第三和第四指令的指令执行逻辑电路的装置。 第一指令和第二指令都将第一组输入向量元素插入到相应的第一和第二合成向量的多个第一非重叠部分之一中。 第一组具有第一位宽度。 多个第一非重叠部分中的每一个具有与第一组相同的位宽度。 第三指令和第四指令都将第二组输入矢量元素插入相应的第三和第四合成矢量的多个第二非重叠部分中的一个。 第二组具有大于所述第一位宽度的第二位宽度。 多个第二非重叠部分中的每一个具有与第二组相同的位宽度。 该装置还包括掩蔽层电路，以第一合成矢量粒度掩蔽第一和第三指令，并以第二合成向量粒度掩蔽第二和第四指令。

    PACKED DATA OPERATION MASK SHIFT PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS
    75.
    发明申请
    PACKED DATA OPERATION MASK SHIFT PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS 审中-公开
    包装数据操作掩码移位处理器，方法，系统和指令

    公开(公告)号：US20130275719A1

    公开(公告)日：2013-10-17

    申请号：US13977171

    申请日：2011-12-22

    申请人： Bret L. Toll ,  Robert Valentine ,  Jesus Corbal San Andrian ,  Elmoustapha Ould-Ahmed Vall ,  Mark J. Charney

    发明人： Bret L. Toll ,  Robert Valentine ,  Jesus Corbal San Andrian ,  Elmoustapha Ould-Ahmed Vall ,  Mark J. Charney

    IPC分类号： G06F9/30

    摘要： A method of an aspect includes receiving a packed data operation mask shift instruction. The packed data operation mask shift instruction indicates a source having a packed data operation mask, indicates a shift count number of bits, and indicates a destination. The method further includes storing a result in the destination in response to the packed data operation mask shift instruction. The result includes a sequence of bits of the packed data operation mask that have been shifted by the shift count number of bits. Other methods, apparatus, systems, and instructions are disclosed.

    摘要翻译： 一种方面的方法包括接收压缩数据操作掩码移位指令。 打包数据操作掩码移位指令指示具有打包数据操作掩码的源，指示移位计数位数，并指示目的地。 该方法还包括响应于打包数据操作掩码移位指令将结果存储在目的地中。 结果包括已经被移位计数位数的打包数据操作掩码的比特序列。 公开了其它方法，装置，系统和指令。

    GATHER CACHE ARCHITECTURE
    77.
    发明申请
    GATHER CACHE ARCHITECTURE 有权

    公开(公告)号：US20120254542A1

    公开(公告)日：2012-10-04

    申请号：US13078380

    申请日：2011-04-01

    申请人： Shlomo Raikin ,  Robert Valentine

    发明人： Shlomo Raikin ,  Robert Valentine

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0815 ,  G06F12/0804

    摘要： Apparatuses and methods to perform gather instructions are presented. In one embodiment, an apparatus comprises a gather logic module which includes a gather logic unit to identify locality of data elements in response to a gather instruction. The apparatus includes memory comprising a plurality of memory rows including a memory row associated with the gather instruction. The apparatus further includes memory structure to store data element addresses accessed in response to the gather instruction.

    摘要翻译： 提出了执行收集指令的装置和方法。 在一个实施例中，装置包括收集逻辑模块，其包括收集逻辑单元，以响应于收集指令来识别数据元素的位置。 所述装置包括存储器，所述存储器包括多个存储器行，所述存储器行包括与所述收集指令相关联的存储器行。 该装置还包括用于存储响应于收集指令而被访问的数据元素地址的存储器结构。

    EFFICIENT METHOD AND APPARATUS FOR EMPLOYING A MICRO-OP CACHE IN A PROCESSOR
    78.
    发明申请
    EFFICIENT METHOD AND APPARATUS FOR EMPLOYING A MICRO-OP CACHE IN A PROCESSOR 有权
    在处理器中使用微型高速缓存的有效方法和设备

    公开(公告)号：US20090249036A1

    公开(公告)日：2009-10-01

    申请号：US12060239

    申请日：2008-03-31

    申请人： Lihu Rappoport ,  Robert Valentine ,  Stephan Jourdan ,  Franck Sala ,  Amir Leibovitz ,  Ido Ouziel ,  Ron Gabor

    发明人： Lihu Rappoport ,  Robert Valentine ,  Stephan Jourdan ,  Franck Sala ,  Amir Leibovitz ,  Ido Ouziel ,  Ron Gabor

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3017 ,  G06F1/3203 ,  G06F1/3246 ,  G06F1/3287 ,  G06F9/30145 ,  G06F9/3802 ,  G06F9/382 ,  Y02D10/171

    摘要： Methods and apparatus for using micro-op caches in processors are disclosed. A tag match for an instruction pointer retrieves a set of micro-op cache line access tuples having matching tags. The set is stored in a match queue. Line access tuples from the match queue are used to access cache lines in a micro-op cache data array to supply a micro-op queue. On a micro-op cache miss, a macroinstruction translation engine (MITE) decodes macroinstructions to supply the micro-op queue. Instruction pointers are stored in a miss queue for fetching macroinstructions from the MITE. The MITE may be disabled to conserve power when the miss queue is empty-likewise for the micro-op cache data array when the match queue is empty. Synchronization flags in the last micro-op from the micro-op cache on a subsequent micro-op cache miss indicate where micro-ops from the MITE merge with micro-ops from the micro-op cache.

    摘要翻译： 公开了在处理器中使用微操作高速缓存的方法和装置。 指令指针的标签匹配检索一组具有匹配标签的微操作高速缓存行访问元组。 该集合存储在匹配队列中。 来自匹配队列的线路访问元组用于访问微操作高速缓存数据阵列中的高速缓存行以提供微操作队列。 在微操作缓存未命中时，宏指令转换引擎（MITE）解码宏指令以提供微操作队列。 指令指针存储在从MITE获取宏指令的小队列中。 当缺席队列为空时，MITE可能会被禁用以节省电力，而当匹配队列为空时，也可以为微操作高速缓存数据阵列。 随后微操作高速缓存未命中的微操作高速缓存中的最后一个微操作中的同步标志指示来自MITE的微操作与微操作高速缓存的微操作合并。

    Instruction dependency chain indentifier
    79.
    发明授权
    Instruction dependency chain indentifier 失效
    指令依赖链识别器

    公开(公告)号：US5710902A

    公开(公告)日：1998-01-20

    申请号：US524065

    申请日：1995-09-06

    申请人： Gad S. Sheaffer ,  Robert Valentine

    发明人： Gad S. Sheaffer ,  Robert Valentine

    IPC分类号： G06F9/38

    CPC分类号： G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3855 ,  G06F9/3857

    摘要： A method and apparatus for identifying a sequence of instructions that generate data used by an instruction in a programmed flow of instructions includes a bit array of i lines, where i is an integer, each line representing an instruction in an ordered sequence of instructions. A line in the bit array is made up of a string of bits in which a bit position is set corresponding to a preceding instruction that the instruction is dependent upon. Logic coupled to the bit array generates the string of bits for the next instruction by setting bit positions which correspond to directly dependent instructions and additional bit positions corresponding to the predecessor instructions.

    摘要翻译： 用于识别生成指令序列使用的指令序列的指令序列的方法和装置包括i行的位阵列，其中i是整数，每行表示有序指令序列中的指令。 位阵列中的一行由一串位组成，其中位置被设置为与指令依赖的先前指令相对应。 耦合到位阵列的逻辑通过设置对应于直接依赖指令的位位置和对应于先前指令的附加位位置来产生用于下一指令的位串。