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    Gather using index array and finite state machine
    3.
    发明授权
    Gather using index array and finite state machine 有权
    收集使用索引数组和有限状态机

    公开(公告)号：US08972697B2

    公开(公告)日：2015-03-03

    申请号：US13487184

    申请日：2012-06-02

    申请人： Zeev Sperber ,  Robert Valentine ,  Guy Patkin ,  Stanislav Shwartsman ,  Shlomo Raikin ,  Igor Yanover ,  Gal Ofir

    发明人： Zeev Sperber ,  Robert Valentine ,  Guy Patkin ,  Stanislav Shwartsman ,  Shlomo Raikin ,  Igor Yanover ,  Gal Ofir

    IPC分类号： G06F12/02

    CPC分类号： G06F15/8007 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30145 ,  G06F9/345 ,  G06F9/3887

    摘要： Methods and apparatus are disclosed for using an index array and finite state machine for scatter/gather operations. Embodiment of apparatus may comprise: decode logic to decode a scatter/gather instruction and generate a set of micro-operations, and an index array to hold a set of indices and a corresponding set of mask elements. A finite state machine facilitates the gather operation. Address generation logic generates an address from an index of the set of indices for at least each of the corresponding mask elements having a first value. An address is accessed to load a corresponding data element if the mask element had the first value. The data element is written at an in-register position in a destination vector register according to a respective in-register position the index. Values of corresponding mask elements are changed from the first value to a second value responsive to completion of their respective loads.

    摘要翻译： 公开了使用索引阵列和有限状态机进行散射/收集操作的方法和装置。 设备的实施例可以包括：解码逻辑以解码分散/收集指令并生成一组微操作，以及索引阵列以保存一组索引和相应的一组掩码元素。 有限状态机有助于收集操作。 地址生成逻辑从针对具有第一值的对应掩模元素中的至少每一个的索引集合的索引生成地址。 如果mask元素具有第一个值，则访问地址以加载相应的数据元素。 根据相应的注册位置的索引，将数据元素写入到目的地向量寄存器的寄存器位置。 响应于其相应负载的完成，对应的屏蔽元件的值从第一值改变为第二值。

    GATHER CACHE ARCHITECTURE
    5.
    发明申请
    GATHER CACHE ARCHITECTURE 有权

    公开(公告)号：US20120254542A1

    公开(公告)日：2012-10-04

    申请号：US13078380

    申请日：2011-04-01

    申请人： Shlomo Raikin ,  Robert Valentine

    发明人： Shlomo Raikin ,  Robert Valentine

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0815 ,  G06F12/0804

    摘要： Apparatuses and methods to perform gather instructions are presented. In one embodiment, an apparatus comprises a gather logic module which includes a gather logic unit to identify locality of data elements in response to a gather instruction. The apparatus includes memory comprising a plurality of memory rows including a memory row associated with the gather instruction. The apparatus further includes memory structure to store data element addresses accessed in response to the gather instruction.

    摘要翻译： 提出了执行收集指令的装置和方法。 在一个实施例中，装置包括收集逻辑模块，其包括收集逻辑单元，以响应于收集指令来识别数据元素的位置。 所述装置包括存储器，所述存储器包括多个存储器行，所述存储器行包括与所述收集指令相关联的存储器行。 该装置还包括用于存储响应于收集指令而被访问的数据元素地址的存储器结构。

    APPARATUS AND METHOD FOR MEMORY-HIERARCHY AWARE PRODUCER-CONSUMER INSTRUCTIONS
    6.
    发明申请
    APPARATUS AND METHOD FOR MEMORY-HIERARCHY AWARE PRODUCER-CONSUMER INSTRUCTIONS 审中-公开
    用于记忆级别生产者消费者指令的装置和方法

    公开(公告)号：US20140208031A1

    公开(公告)日：2014-07-24

    申请号：US13994724

    申请日：2011-12-21

    申请人： Shlomo Raikin ,  Robert Valentine ,  Raanan Sade ,  Julius Yuli Mandelbalt ,  Ron Shalev ,  Larisa Novakovsky

    发明人： Shlomo Raikin ,  Robert Valentine ,  Raanan Sade ,  Julius Yuli Mandelbalt ,  Ron Shalev ,  Larisa Novakovsky

    IPC分类号： G06F12/08 ,  G06T1/60

    CPC分类号： G06F12/0811 ,  G06F9/3828 ,  G06F9/3891 ,  G06F12/0891 ,  G06T1/60

    摘要： An apparatus and method are described for efficiently transferring data from a producer core to a consumer core within a central processing unit (CPU). For example, one embodiment of a method comprises: A method for transferring a chunk of data from a producer core of a central processing unit (CPU) to consumer core of the CPU, comprising: writing data to a buffer within the producer core of the CPU until a designated amount of data has been written; upon detecting that the designated amount of data has been written, responsively generating an eviction cycle, the eviction cycle causing the data to be transferred from the fill buffer to a cache accessible by both the producer core and the consumer core; and upon the consumer core detecting that data is available in the cache, providing the data to the consumer core from the cache upon receipt of a read signal from the consumer core.

    摘要翻译： 描述了一种用于在中央处理单元（CPU）内有效地将数据从生产者核心传送到消费者核心的装置和方法。 例如，一种方法的一个实施例包括：一种用于将数据块从中央处理单元（CPU）的生产者核心转移到CPU的消费者核心的方法，包括：将数据写入到所述CPU的生产者核心内的缓冲器 CPU直到指定数据量被写入; 在检测到指定量的数据被写入时，响应地产生驱逐周期，使得将数据从填充缓冲器传送到可由生产者核心和消费者核心访问的高速缓存的逐出循环; 并且在消费者核心检测到数据在高速缓存中可用时，在从消费者核心接收到读取信号时从高速缓存提供数据给消费者核心。

    Gather cache architecture
    7.
    发明授权
    Gather cache architecture 有权
    收集缓存架构

    公开(公告)号：US08688962B2

    公开(公告)日：2014-04-01

    申请号：US13078380

    申请日：2011-04-01

    申请人： Shlomo Raikin ,  Robert Valentine

    发明人： Shlomo Raikin ,  Robert Valentine

    IPC分类号： G06F9/30

    CPC分类号： G06F12/0815 ,  G06F12/0804

    摘要： Apparatuses and methods to perform gather instructions are presented. In one embodiment, an apparatus comprises a gather logic module which includes a gather logic unit to identify locality of data elements in response to a gather instruction. The apparatus includes memory comprising a plurality of memory rows including a memory row associated with the gather instruction. The apparatus further includes memory structure to store data element addresses accessed in response to the gather instruction.

    摘要翻译： 提出了执行收集指令的装置和方法。 在一个实施例中，装置包括收集逻辑模块，其包括收集逻辑单元，以响应于收集指令来识别数据元素的位置。 所述装置包括存储器，所述存储器包括多个存储器行，所述存储器行包括与所述收集指令相关联的存储器行。 该装置还包括用于存储响应于收集指令而被访问的数据元素地址的存储器结构。

    GATHER USING INDEX ARRAY AND FINITE STATE MACHINE
    8.
    发明申请
    GATHER USING INDEX ARRAY AND FINITE STATE MACHINE 有权
    使用索引阵列和有限状态机

    公开(公告)号：US20130326160A1

    公开(公告)日：2013-12-05

    申请号：US13487184

    申请日：2012-06-02

    申请人： Zeev Sperber ,  Robert Valentine ,  Guv Patkin ,  Stanislav Shwartsman ,  Shlomo Raikin ,  Igor Yanover ,  Gal Ofir

    发明人： Zeev Sperber ,  Robert Valentine ,  Guv Patkin ,  Stanislav Shwartsman ,  Shlomo Raikin ,  Igor Yanover ,  Gal Ofir

    IPC分类号： G06F12/00

    CPC分类号： G06F15/8007 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30145 ,  G06F9/345 ,  G06F9/3887

    摘要： Methods and apparatus are disclosed for using an index array and finite state machine for scatter/gather operations. Embodiment of apparatus may comprise: decode logic to decode a scatter/gather instruction and generate a set of micro-operations, and an index array to hold a set of indices and a corresponding set of mask elements. A finite state machine facilitates the gather operation. Address generation logic generates an address from an index of the set of indices for at least each of the corresponding mask elements having a first value. An address is accessed to load a corresponding data element if the mask element had the first value. The data element is written at an in-register position in a destination vector register according to a respective in-register position the index. Values of corresponding mask elements are changed from the first value to a second value responsive to completion of their respective loads.

    摘要翻译： 公开了使用索引阵列和有限状态机进行散射/收集操作的方法和装置。 设备的实施例可以包括：解码逻辑以解码分散/收集指令并生成一组微操作，以及索引阵列以保存一组索引和相应的一组掩码元素。 有限状态机有助于收集操作。 地址生成逻辑从针对具有第一值的对应掩模元素中的至少每一个的索引集合的索引生成地址。 如果mask元素具有第一个值，则访问地址以加载相应的数据元素。 根据相应的注册位置的索引，将数据元素写入到目的地向量寄存器的寄存器位置。 响应于其相应负载的完成，对应的屏蔽元件的值从第一值改变为第二值。

    Snoop filter having centralized translation circuitry and shadow tag array
    9.
    发明授权
    Snoop filter having centralized translation circuitry and shadow tag array 有权
    具有集中翻译电路和阴影标签阵列的窥探滤波器

    公开(公告)号：US09268697B2

    公开(公告)日：2016-02-23

    申请号：US13730956

    申请日：2012-12-29

    申请人： Ilan Pardo ,  Niranjan Cooray ,  Stanislav Shwartsman ,  Shlomo Raikin

    发明人： Ilan Pardo ,  Niranjan Cooray ,  Stanislav Shwartsman ,  Shlomo Raikin

    IPC分类号： G06F12/08 ,  G06F12/10

    CPC分类号： G06F12/0822 ,  G06F12/0831 ,  G06F12/1027 ,  G06F12/1063

    摘要： A processor is described that includes a plurality of processing cores. The processor includes an interconnection network coupled to each of said processing cores. The processor includes snoop filter logic circuitry coupled to the interconnection network and associated with coherence plane logic circuitry of the processor. The snoop filter logic circuitry contains circuitry to hold information that identifies not only which of the processing cores are caching specific cache lines that are cached by the processing cores, but also, where in respective caches of the processing cores the cache lines are cached.

    摘要翻译： 描述了包括多个处理核的处理器。 处理器包括耦合到每个所述处理核心的互连网络。 处理器包括连接到互连网络并与处理器的相干平面逻辑电路相关联的窥探滤波器逻辑电路。 监听滤波器逻辑电路包含用于保存信息的电路，该信息不仅识别哪个处理核心缓存由处理核心高速缓存的特定高速缓存线，而且在处理核心的高速缓存中缓存高速缓存行被缓存。