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    BARC/resist via etchback process
    3.
    发明授权
    BARC/resist via etchback process 有权
    BARC /抗蚀剂通过回蚀工艺

    公开(公告)号：US07232748B2

    公开(公告)日：2007-06-19

    申请号：US10897864

    申请日：2004-07-22

    申请人： Abbas Ali

    发明人： Abbas Ali

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/31138 ,  H01L21/31116 ,  H01L21/76808

    摘要： A BARC or other sacrificial fill layer etch comprises a selective etch chemistry of Ar/O2/CO. The BARC etch may be used in a via-first dual damascene method. After via (116) pattern and etch, a BARC/sacrificial fill layer (120) is deposited to fill the via (116) and coat the IMD (110). The excess sacrificial fill layer (120) material over the IMD (110) is removed using the Ar/O2/CO etch. A trench resist pattern (125) is formed over the BARC layer (120). During the main trench etch, portions of sacrificial fill layer (120) remain in the via to protect the etch-stop (104) at the bottom of the via (116).

    摘要翻译： BARC或其他牺牲填充层蚀刻包括Ar / O 2 / CO的选择性蚀刻化学。 BARC蚀刻可以以通孔 - 第一双镶嵌方法使用。 在经过（116）图案和蚀刻之后，沉积BARC /牺牲填充层（120）以填充通孔（116）并涂覆IMD（110）。 使用Ar / O 2 / CO蚀刻去除IMD（110）上的多余牺牲填充层（120）材料。 在BARC层（120）之上形成沟槽抗蚀剂图案（125）。 在主沟槽蚀刻期间，牺牲填充层（120）的部分保留在通孔中，以保护通孔（116）底部的蚀刻停止（104）。

    Network capacity planning
    4.
    发明申请
    Network capacity planning 审中-公开
    网络容量规划

    公开(公告)号：US20070067296A1

    公开(公告)日：2007-03-22

    申请号：US11507112

    申请日：2006-08-19

    申请人： Patrick Malloy ,  Dana Znamova ,  Alain Cohen ,  Antoine Dunn ,  John Strohm ,  Abbas Ali ,  Russell Elsner

    发明人： Patrick Malloy ,  Dana Znamova ,  Alain Cohen ,  Antoine Dunn ,  John Strohm ,  Abbas Ali ,  Russell Elsner

    IPC分类号： G06F17/30 ,  G06F7/00

    CPC分类号： H04L41/145 ,  H04L41/22

    摘要： Data representing application deployment attributes, network topology, and network performance attributes based on a reduced set of element attributes is utilized to simulate application deployment. The data may be received from a user directly, a program that models a network topology or application behavior, and a wizard that implies the data based on an interview process. The simulation may be based on application deployment attributes including application traffic pattern, application message sizes, network topology, and network performance attributes. The element attributes may be determined from a lookup table of element operating characteristics that may contain element maximum and minimum boundary operating values utilized to interpolate other operating conditions. Application response time may be derived using an iterative analysis based on multiple instances of one or more applications wherein a predetermined number of iterations is used or until a substantially steady state of network performance is achieved.

    摘要翻译： 利用表示应用程序部署属性，网络拓扑和基于简化的元素属性集合的网络性能属性的数据来​​模拟应用程序部署。 可以直接从用户接收数据，对网络拓扑或应用行为进行建模的程序，以及基于访问过程暗示数据的向导。 模拟可以基于应用部署属性，包括应用流量模式，应用消息大小，网络拓扑和网络性能属性。 可以从可能包含用于内插其他操作条件的元件最大和最小边界操作值的元件操作特性的查找表来确定元素属性。 可以使用基于一个或多个应用的​​多个实例的迭代分析来导出应用响应时间，其中使用预定数量的迭代，或直到达到基本稳定的网络性能状态。

    HSQ/SOG dry strip process
    5.
    发明申请
    HSQ/SOG dry strip process 审中-公开
    HSQ / SOG干条过程

    公开(公告)号：US20060024958A1

    公开(公告)日：2006-02-02

    申请号：US10903607

    申请日：2004-07-29

    申请人： Abbas Ali

    发明人： Abbas Ali

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76808 ,  H01L21/76807

    摘要： A spin-on dielectric (120) strip process. Instead of a wet strip, a dry strip process is used to remove the spin-on dielectric (120). In a via-first dual damascene method, a via (116) may be patterned and etched and the via (116) is filled with the spin-on dielectric (120). Then, the trench is patterned and etched while the spin-on dielectric (120) protects the bottom of the via (116). Finally, the spin-on dielectric (120) is removed using a dry strip process with a low ion energy plasma.

    摘要翻译： 旋转电介质（120）剥离工艺。 代替湿条，使用干法处理来除去旋涂电介质（120）。 在通孔第一双镶嵌方法中，可以对通孔（116）进行图案化和蚀刻，并且通孔（116）填充有旋涂电介质（120）。 然后，在旋涂电介质（120）保护通孔（116）的底部的同时对沟槽进行图案化和蚀刻。 最后，使用具有低离子能量等离子体的干法处理来去除旋涂电介质（120）。

    Low-K dielectric etch process for dual-damascene structures
    6.
    发明申请
    Low-K dielectric etch process for dual-damascene structures 有权
    用于双镶嵌结构的低K电介质蚀刻工艺

    公开(公告)号：US20050260845A1

    公开(公告)日：2005-11-24

    申请号：US10851263

    申请日：2004-05-21

    申请人： Abbas Ali

    发明人： Abbas Ali

    IPC分类号： H01L21/311 ,  H01L21/4763 ,  H01L21/768

    CPC分类号： H01L21/76808 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/31144

    摘要： A method includes performing a first etch process to form a via hole in a dual-damascene integrated circuit structure comprising a first dielectric layer and a second dielectric layer. The via hole extends at least substantially through the first and second dielectric layers. The method further includes filling at least a portion of the via hole with a plug material to form a plug within the via hole, and performing a second etch process through the first dielectric layer and the portion of the plug adjacent the first dielectric layer to form a trench in the first dielectric layer. The second etch process is performed using an RF power of less than 1,000 Watts and using an etching chemistry that includes CF4 and N2. For example, second etch process may use an etching chemistry of CF4/N2/Ar, which may additionally include one or both of CO and O2.

    摘要翻译： 一种方法包括在包括第一介电层和第二介电层的双镶嵌集成电路结构中执行第一蚀刻工艺以形成通孔。 通孔延伸至少基本上穿过第一和第二电介质层。 该方法还包括用插塞材料填充通孔的至少一部分以在通孔内形成插塞，以及通过第一介电层和邻近第一介电层的插塞部分执行第二蚀刻工艺以形成 第一介电层中的沟槽。 使用小于1,000瓦的RF功率并使用包括CF 4和N 2的蚀刻化学品来执行第二蚀刻工艺。 例如，第二蚀刻工艺可以使用CF 4 N 2 / N 2 / Ar的蚀刻化学品，其可以另外包括CO和O 2的一个或两个， / SUB>。

    Process for forming a dual damascene structure
    7.
    发明授权
    Process for forming a dual damascene structure 有权
    形成双镶嵌结构的方法

    公开(公告)号：US06605540B2

    公开(公告)日：2003-08-12

    申请号：US09901331

    申请日：2001-07-09

    申请人： Abbas Ali ,  Ming Yang

    发明人： Abbas Ali ,  Ming Yang

    IPC分类号： H01L21302

    CPC分类号： H01L21/0276 ,  H01L21/76807 ,  H01L21/76813

    摘要： The invention describes a method for forming a dual damascene structure. An etch stop layer (150) is formed on a dielectric layer (140). A second dielectric layer (160) is formed on the etch stop layer (150) and an ARC layer (170) is formed the second dielectric layer. A first trench (185) and a second trench (195) are then simultaneously formed in the first and second dielectric layers (140) and (160) respectively.

    摘要翻译： 本发明描述了形成双镶嵌结构的方法。 在电介质层（140）上形成蚀刻停止层（150）。 第二介电层（160）形成在蚀刻停止层（150）上，并且ARC层（170）形成第二介电层。 然后分别在第一和第二介电层（140）和（160）中形成第一沟槽（185）和第二沟槽（195）。

    Plasma etch for chromium alloys
    8.
    发明授权
    Plasma etch for chromium alloys 有权
    铬合金等离子体蚀刻

    公开(公告)号：US09238870B2

    公开(公告)日：2016-01-19

    申请号：US12577335

    申请日：2009-10-12

    申请人： Abbas Ali

    发明人： Abbas Ali

    IPC分类号： C23F4/00 ,  G03F1/80 ,  H01L21/3213 ,  H01L49/02

    CPC分类号： C23F4/00 ,  G03F1/80 ,  H01L21/32136 ,  H01L21/32137 ,  H01L28/24

    摘要： A reactive ion etching (RIE) process comprising a chlorine source gas and an oxygen source gas with an atomic ratio of chlorine to oxygen in the plasma of at least 6 to 1 is used to etch chromium alloy films such as SiCr, SiCrC, SiCrO, SiCrCO, SiCrCN, SiCrON, SiCrCON, CrO, CrN, CrON, and NiCr for example. Additionally, a fluorine source may be added to the etch chemistry.

    摘要翻译： 使用包含氯源气体和等离子体中氯与氧的原子比至少为6比1的氧源气体的反应离子蚀刻（RIE）工艺来蚀刻铬合金膜，例如SiCr，SiCrC，SiCrO， SiCrCO，SiCrCN，SiCrON，SiCrCON，CrO，CrN，CrON和NiCr。 另外，可以向蚀刻化学品中加入氟源。