公开(公告)号：US20070271482A1

公开(公告)日：2007-11-22

申请号：US11713258

申请日：2007-03-02

申请人： Ramesha Doddamane ,  Eswar Vadlamani ,  Gopalakrishnan Krishnan ,  Tarjinder Singh

发明人： Ramesha Doddamane ,  Eswar Vadlamani ,  Gopalakrishnan Krishnan ,  Tarjinder Singh

IPC分类号： G06F11/00 ,  G06F12/00

CPC分类号： G11C29/18 ,  G11C15/00 ,  G11C29/16 ,  G11C29/44 ,  G11C2029/1208 ,  G11C2029/3602

摘要： A built-in self-test (BIST) circuit for testing addressable locations can include a BIST generator (202) that can generate test addresses for testing each addressable location. Defective addresses can be stored in a fault address store (216). An address range selector circuit (230) can limit the range of addresses generated by an address generator (234). Once defective addresses for a first range have been detected, an address range selector circuit (230) can test another range. An entire address range can thus be tested regardless of the depth of a fault address store (216).

摘要翻译： 用于测试可寻址位置的内置自检（BIST）电路可以包括可以生成用于测试每个可寻址位置的测试地址的BIST发生器（202）。 有缺陷的地址可以存储在故障地址存储区（216）中。 地址范围选择器电路（230）可以限制由地址发生器（234）产生的地址范围。 一旦已经检测到第一范围的有缺陷的地址，地址范围选择器电路（230）可以测试另一范围。 因此，无论故障地址存储（216）的深度如何，都可以测试整个地址范围。

公开(公告)号：US20060253752A1

公开(公告)日：2006-11-09

申请号：US11429129

申请日：2006-05-04

申请人： Gopalakrishnan Krishnan ,  Eswar Vadlamani ,  Tarjinder Munday

发明人： Gopalakrishnan Krishnan ,  Eswar Vadlamani ,  Tarjinder Munday

IPC分类号： G01R31/28

CPC分类号： G01R31/31715

摘要： A parallel data transmission test system can include a receiver section (100) having input selector circuits (104-0 to 104-N) that provide a received test data to logic adjust circuits (106-0 to 106-N) that “logically align” multiple incoming test values to remove intentionally introduced logic difference (e.g., inversion) with respect to one another. Result combining circuit (108) can logically combine output data values and provide a resulting sequence to a pattern sequence test circuit (110).

摘要翻译： 并行数据传输测试系统可以包括具有输入选择器电路（104-0至104-N）的接收器部分（100），其将接收到的测试数据提供给逻辑调整电路（106-0至106-N） “多个输入测试值，以有意引入相互之间的逻辑差异（例如反转）。 结果组合电路（108）可逻辑地组合输出数据值，并将得到的序列提供给模式序列测试电路（110）。

公开(公告)号：US07447958B2

公开(公告)日：2008-11-04

申请号：US11429129

申请日：2006-05-04

申请人： Gopalakrishnan Perur Krishnan ,  Eswar Vadlamani ,  Tarjinder Singh Munday

发明人： Gopalakrishnan Perur Krishnan ,  Eswar Vadlamani ,  Tarjinder Singh Munday

IPC分类号： G01R31/28

CPC分类号： G01R31/31715

摘要： A parallel data transmission test system can include a receiver section (100) having input selector circuits (104-O to 104-N) that provide a received test data to logic adjust circuits (106-O to 106-N) that “logically align” multiple incoming test values to remove intentionally introduced logic difference (e.g., inversion) with respect to one another. Result combining circuit (108) can logically combine output data values and provide a resulting sequence to a pattern sequence test circuit (110).

摘要翻译： 并行数据传输测试系统可以包括具有输入选择器电路（104-O-104-N）的接收器部分（100），其将接收的测试数据提供给逻辑调整电路（106-O至106-N） “多个输入测试值，以有意引入相互之间的逻辑差异（例如反转）。 结果组合电路（108）可逻辑地组合输出数据值，并将得到的序列提供给模式序列测试电路（110）。

公开(公告)号：US20120159274A1

公开(公告)日：2012-06-21

申请号：US12975342

申请日：2010-12-21

申请人： Kedarnath J. Balakrishnan ,  Grady Giles ,  Tim Wood ,  Eswar Vadlamani

发明人： Kedarnath J. Balakrishnan ,  Grady Giles ,  Tim Wood ,  Eswar Vadlamani

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/31703 ,  G01R31/3187

摘要： Techniques are disclosed relating to testing logic in integrated circuits using an external test tool. In one embodiment, an integrated circuit includes a logic unit and a self-test unit. The self-test unit is configured to receive an expected signature value that corresponds to an expected output value of the logic unit, and to compare the expected signature value and an actual signature value generated from an actual output value from the logic unit. In some embodiments, the integrated circuit further includes a pseudo-random pattern generator configured to provide an input value to the logic unit, and the logic unit is configured to generate the actual output value based on the provided input value. In some embodiments, the integrated circuit further includes a multiple-input signature register (MISR) configured to generate the actual signature value based on the actual output value and a seed value.

摘要翻译： 公开了使用外部测试工具的集成电路中的测试逻辑的技术。 在一个实施例中，集成电路包括逻辑单元和自检单元。 自检单元被配置为接收对应于逻辑单元的预期输出值的预期签名值，并且将预期签名值与从逻辑单元的实际输出值生成的实际签名值进行比较。 在一些实施例中，集成电路还包括被配置为向逻辑单元提供输入值的伪随机模式发生器，并且逻辑单元被配置为基于所提供的输入值生成实际输出值。 在一些实施例中，集成电路还包括被配置为基于实际输出值和种子值生成实际签名值的多输入签名寄存器（MISR）。

公开(公告)号：US07945823B2

公开(公告)日：2011-05-17

申请号：US11713258

申请日：2007-03-02

申请人： Ramesha Doddamane ,  Eswar Vadlamani ,  Gopalakrishnan Perur Krishnan ,  Tarjinder Singh

发明人： Ramesha Doddamane ,  Eswar Vadlamani ,  Gopalakrishnan Perur Krishnan ,  Tarjinder Singh

IPC分类号： G11C29/00

CPC分类号： G11C29/18 ,  G11C15/00 ,  G11C29/16 ,  G11C29/44 ,  G11C2029/1208 ,  G11C2029/3602

摘要： A built-in self-test (BIST) circuit for testing addressable locations can include a BIST generator (202) that can generate test addresses for testing each addressable location. Defective addresses can be stored in a fault address store (216). An address range selector circuit (230) can limit the range of addresses generated by an address generator (234). Once defective addresses for a first range have been detected, an address range selector circuit (230) can test another range. An entire address range can thus be tested regardless of the depth of a fault address store (216).

摘要翻译： 用于测试可寻址位置的内置自检（BIST）电路可以包括可以生成用于测试每个可寻址位置的测试地址的BIST发生器（202）。 有缺陷的地址可以存储在故障地址存储区（216）中。 地址范围选择器电路（230）可以限制由地址发生器（234）产生的地址范围。 一旦已经检测到第一范围的有缺陷的地址，地址范围选择器电路（230）可以测试另一范围。 因此，无论故障地址存储（216）的深度如何，都可以测试整个地址范围。