公开(公告)号：US07480189B2

公开(公告)日：2009-01-20

申请号：US10251674

申请日：2002-09-20

申请人： Lawrence T. Clark ,  Jay B. Miller

发明人： Lawrence T. Clark ,  Jay B. Miller

IPC分类号： G11C7/10

CPC分类号： G11C7/1096 ,  G06F12/0893 ,  G11C7/1048 ,  G11C7/1078 ,  G11C7/12 ,  G11C2207/002

摘要： A write circuit structure may be used to transfer data between global bit lines and local bit lines of a cache. The write circuit structure located between the hierarchical bit lines may be buffers in parallel with P-channel devices in one embodiment or cross-coupled P-channel and N-channel devices in another embodiment.

摘要翻译： 写电路结构可用于在高速缓存的全局位线和本地位线之间传送数据。 位于分层位线之间的写入电路结构可以是在一个实施例中与P沟道器件并联的缓冲器，或者在另一实施例中可以是交叉耦合的P沟道和N沟道器件。

公开(公告)号：US06944713B2

公开(公告)日：2005-09-13

申请号：US10174668

申请日：2002-06-18

申请人： Lawrence T. Clark ,  Jay B. Miller

发明人： Lawrence T. Clark ,  Jay B. Miller

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0864 ,  G06F12/0846 ,  G06F2212/1028 ,  Y02D10/13

摘要： A processor having an L1 cache memory that may use a compare circuit to determine matches of stored tag information against an address and gate sense amps of the cache memory with a cache-hit signal.

摘要翻译： 一种具有L1高速缓冲存储器的处理器，其可以使用比较电路来确定存储的标签信息与高速缓存存储器的地址和门检测放大器的匹配以及高速缓存命中信号。

公开(公告)号：US06909651B2

公开(公告)日：2005-06-21

申请号：US10803408

申请日：2004-03-17

申请人： Lawrence T. Clark ,  Jay B. Miller

发明人： Lawrence T. Clark ,  Jay B. Miller

IPC分类号： G11C15/00 ,  G11C29/12 ,  G11C11/00

CPC分类号： G11C15/00 ,  G11C29/12

摘要： In one embodiment, an array of content addressable memory (CAM) cells include a first plurality of CAM cells and a second plurality of CAM cells. The second plurality of CAM cells has a width sufficient to address a height of the array. A first plurality of CAM drivers are coupled to the array to drive the first plurality of CAM cells. The first plurality of CAM drivers prevent the first plurality of CAM cells from participating in a match when the array is in a test mode.

摘要翻译： 在一个实施例中，内容可寻址存储器（CAM）单元的阵列包括第一多个CAM单元和第二多个CAM单元。 第二组多个CAM单元具有足以解决阵列高度的宽度。 第一多个CAM驱动器耦合到阵列以驱动第一多个CAM单元。 当阵列处于测试模式时，第一组多个CAM驱动程序防止第一多个CAM单元参与匹配。

公开(公告)号：US06744655B2

公开(公告)日：2004-06-01

申请号：US10261395

申请日：2002-09-30

申请人： Lawrence T. Clark ,  Jay B. Miller

发明人： Lawrence T. Clark ,  Jay B. Miller

IPC分类号： G11C1500

CPC分类号： G11C15/00 ,  G11C29/12

摘要： In one embodiment, an array of content addressable memory (CAM) cells include a first plurality of CAM cells and a second plurality of CAM cells. The second plurality of CAM cells has a width sufficient to address a height of the array. A first plurality of CAM drivers are coupled to the array to drive the first plurality of CAM cells. The first plurality of CAM drivers prevent the first plurality of CAM cells from participating in a match when the array is in a test mode.

摘要翻译： 在一个实施例中，内容可寻址存储器（CAM）单元的阵列包括第一多个CAM单元和第二多个CAM单元。 第二组多个CAM单元具有足以解决阵列高度的宽度。 第一多个CAM驱动器耦合到阵列以驱动第一多个CAM单元。 当阵列处于测试模式时，第一组多个CAM驱动程序防止第一多个CAM单元参与匹配。

公开(公告)号：US06434736B1

公开(公告)日：2002-08-13

申请号：US09351100

申请日：1999-07-08

申请人： Mark A. Schaecher ,  Richard J. Burgess, Jr. ,  Jay B. Miller

发明人： Mark A. Schaecher ,  Richard J. Burgess, Jr. ,  Jay B. Miller

IPC分类号： G11C1100

CPC分类号： G11C7/227 ,  G11C7/06 ,  G11C8/18

摘要： A method and apparatus for improving the access time of a memory device is described. The location based timing scheme utilizes a subset of the address bits to adjust the timing of the sense amplifier enable in order to achieve a faster read of the information stored in the memory cell.

摘要翻译： 描述了一种用于改善存储器件的访问时间的方法和装置。 基于位置的定时方案利用地址位的子集来调整读出放大器使能的定时，以便更快地读取存储在存储单元中的信息。

公开(公告)号：US06487131B1

公开(公告)日：2002-11-26

申请号：US09475491

申请日：1999-12-30

申请人： Lawrence T. Clark ,  Jay B. Miller

发明人： Lawrence T. Clark ,  Jay B. Miller

IPC分类号： G11C700

CPC分类号： G11C15/00 ,  G11C29/12

摘要： In one embodiment, an array of content addressable memory (CAM) cells include a first plurality of CAM cells and a second plurality of CAM cells. The second plurality of CAM cells has a width sufficient to address a height of the array. A first plurality of CAM drivers are coupled to the array to drive the first plurality of CAM cells. The first plurality of CAM drivers prevent the first plurality of CAM cells from participating in a match when the array is in a test mode.

摘要翻译： 在一个实施例中，内容可寻址存储器（CAM）单元的阵列包括第一多个CAM单元和第二多个CAM单元。 第二组多个CAM单元具有足以解决阵列高度的宽度。 第一多个CAM驱动器耦合到阵列以驱动第一多个CAM单元。 当阵列处于测试模式时，第一组多个CAM驱动程序防止第一多个CAM单元参与匹配。

公开(公告)号：US06449694B1

公开(公告)日：2002-09-10

申请号：US09362919

申请日：1999-07-27

申请人： Richard J. Burgess, Jr. ,  Mark A. Schaecher ,  Jay B. Miller

发明人： Richard J. Burgess, Jr. ,  Mark A. Schaecher ,  Jay B. Miller

IPC分类号： G06F1200

CPC分类号： G06F12/0864 ,  G06F2212/1028 ,  Y02D10/13

摘要： A method for conserving power during a cache memory operation is disclosed. The validity and the parity of the tag address are checked. If the tag is invalid or the parity bit does not check, the tag is not read and a tag comparison is not performed, such that the data is accessed from the main memory. Otherwise, the tag address bits are selected in a plurality of tag subsets. A first tag subset of the plurality of tag subsets is compared with a respective first subset of the tag field of the memory address bits. A first compare signal indicative of the result of the first comparison is outputted. The cache memory operation is interrupted if the first compare signal indicates the first tag subset does not match the respective first subset of the tag field of the memory address.

摘要翻译： 公开了一种用于在高速缓存存储器操作期间节省功率的方法。 检查标签地址的有效性和奇偶校验。 如果标签无效或奇偶校验位未检查，则不读取标签并且不执行标签比较，使得从主存储器访问数据。 否则，在多个标签子集中选择标签地址位。 将多个标签子集中的第一标签子集与存储器地址位的标签字段的相应第一子集进行比较。 输出表示第一比较结果的第一比较信号。 如果第一比较信号指示第一标签子集与存储器地址的标签字段的相应第一子集不匹配，则高速缓存存储器操作被中断。