公开(公告)号：US5335198A

公开(公告)日：1994-08-02

申请号：US57583

申请日：1993-05-06

申请人： Michael A. Van Buskirk ,  Kevin W. Plouse ,  Joseph G. Pawletko ,  Chi Chang ,  Sameer S. Haddad ,  Ravi P. Gutala

发明人： Michael A. Van Buskirk ,  Kevin W. Plouse ,  Joseph G. Pawletko ,  Chi Chang ,  Sameer S. Haddad ,  Ravi P. Gutala

IPC分类号： G11C16/28 ,  G11C16/34 ,  G11C29/00 ,  G11C29/02 ,  G11C29/50

CPC分类号： G11C29/82 ,  G11C16/28 ,  G11C16/3404 ,  G11C16/3409 ,  G11C29/02 ,  G11C29/025 ,  G11C29/50 ,  G11C29/88 ,  G11C16/04 ,  G11C2029/5006

摘要： An over-erased bit correction structure is provided for performing a correction operation on over-erased memory cells in an array of flash EEPROM memory cells during programming operations so as to render high endurance. Sensing circuitry (23) is used to detect column leakage current indicative of an over-erased bit. If an over-erased bit is determined, a pulse counter (25) is activated so as to apply programming pulses to the control gate of the selected memory cell so as to program back the negative threshold voltage of the over-erased bit to a positive voltage.

摘要翻译： 提供了一种过擦除位校正结构，用于在编程操作期间对闪存EEPROM存储器单元阵列中的擦除过的存储器单元进行校正操作，以使其具有高耐久性。 感测电路（23）用于检测指示过擦除位的列泄漏电流。 如果确定了过擦除位，则激活脉冲计数器（25），以便将编程脉冲施加到所选存储单元的控制栅极，以便将过擦除位的负阈值电压反馈到正 电压。