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    Method for forming ultra thin low leakage multi gate devices
    1.
    发明申请
    Method for forming ultra thin low leakage multi gate devices 有权
    用于形成超薄低泄漏多栅极器件的方法

    公开(公告)号：US20070218598A1

    公开(公告)日：2007-09-20

    申请号：US11385020

    申请日：2006-03-20

    申请人： Hiroaki Niimi ,  Reima Laaksonen

    发明人： Hiroaki Niimi ,  Reima Laaksonen

    IPC分类号： H01L21/339

    CPC分类号： H01L21/823462 ,  H01L21/823857

    摘要： The present invention provides a method for manufacturing a semiconductor device having multiple gate dielectric thickness layers. The method, in one embodiment, includes forming a first layer of gate dielectric material over a semiconductor substrate in a first active region and a second active region of a semiconductor device, and patterning a masking layer to expose the first layer of gate dielectric material located in the first active region. The method further includes subjecting exposed portions of the first layer of gate dielectric material to a nitrogen containing plasma, thereby forming a second layer of gate dielectric material over the first layer of gate dielectric material located in the first active region, incorporating oxygen into the second layer of gate dielectric material located in the first active region, and removing the, patterned masking layer, thereby resulting in a first greater thickness gate dielectric in the first active region and a second lesser thickness gate dielectric in the second active region.

    摘要翻译： 本发明提供一种制造具有多个栅介质厚度层的半导体器件的方法。 在一个实施例中，该方法包括在半导体器件的第一有源区域和第二有源区域中的半导体衬底上形成第一层栅极介电材料层，并且对掩模层进行构图以暴露位于第 在第一个活跃区域。 该方法还包括使第一层栅极电介质材料的暴露部分经受含氮等离子体，由此在位于第一有源区域的第一栅极电介质材料层上形成栅极电介质材料的第二层，将氧合并入第二层 位于第一有源区中的栅介电材料层，以及去除图案化的掩模层，由此在第一有源区中形成第一较大厚度的栅极电介质，并在第二有源区中形成第二较小厚度的栅极电介质。

    Method to obtain uniform nitrogen profile in gate dielectrics
    2.
    发明申请
    Method to obtain uniform nitrogen profile in gate dielectrics 有权
    在栅极电介质中获得均匀氮分布的方法

    公开(公告)号：US20070054455A1

    公开(公告)日：2007-03-08

    申请号：US11224219

    申请日：2005-09-12

    申请人： Ajith Varghese ,  Reima Laaksonen ,  Terrence Riley

    发明人： Ajith Varghese ,  Reima Laaksonen ,  Terrence Riley

    IPC分类号： H01L21/336

    CPC分类号： H01L21/28202 ,  H01L21/28194 ,  H01L21/823462 ,  H01L29/513 ,  H01L29/518 ,  Y10S438/981

    摘要： The present invention provides, in one aspect, provides a method of manufacturing a microelectronics device 100 that includes depositing a first gate dielectric layer 160 over a substrate 115, subjecting the first gate dielectric layer 160 to a first nitridation process, forming a second gate dielectric layer 165 over the substrate 115 and having a thickness less than a thickness of the first gate dielectric layer 160, and subjecting the first and second gate dielectric layers 160, 165 to a second nitridation process, wherein the first and second nitridation processes are different. The present invention also provides a microelectronics device 100 fabricated in accordance with the method.

    摘要翻译： 本发明在一个方面提供一种制造微电子器件100的方法，该方法包括在衬底115上沉积第一栅极电介质层160，使第一栅极电介质层160经受第一氮化处理，形成第二栅极电介质 层165，并且具有小于第一栅极电介质层160的厚度的厚度，以及使第一和第二栅极电介质层160,165进行第二次氮化处理，其中第一和第二次氮化处理是不同的。 本发明还提供了一种根据该方法制造的微电子器件100。

    Tunable gate linewidth reduction process
    3.
    发明授权
    Tunable gate linewidth reduction process 有权
    可调节门极线减少过程

    公开(公告)号：US06362111B1

    公开(公告)日：2002-03-26

    申请号：US09382519

    申请日：1999-08-25

    申请人： Reima Laaksonen ,  Robert Kraft ,  James B. Friedmann

    发明人： Reima Laaksonen ,  Robert Kraft ,  James B. Friedmann

    IPC分类号： H01L21302

    CPC分类号： H01L21/28123 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/32137 ,  H01L21/32139

    摘要： A process for forming a polysilicon line having linewidths below 0.23 &mgr;m. The layer of polysilicon (20) is deposited over a semiconductor body (10). A layer of bottom anti-reflective coating (BARC) (30) is deposited over the polysilicon layer (20). A resist pattern (40) is formed over the BARC layer (30) using conventional lithography (e.g., deep UV lithography). The BARC layer (30) is etched with an etch chemistry of HBr/O2 using the resist pattern (40) until the endpoint is detected. The BARC layer (30) and resist pattern (40) are then overetched using the same etch chemistry having a selectivity of approximately one-to-one between the BARC and resist. The overetch is a timed etch to control the linewidth reduction in the resist/BARC pattern. The minimum dimension of the pattern (50) is reduced to below the practical resolution limit of the lithography tool. Finally, the polysilicon layer (20) is etched using the reduced width pattern (50).

    摘要翻译： 一种形成线宽低于0.23μm的多晶硅线的工艺。 多晶硅层（20）沉积在半导体本体（10）上。 一层底部抗反射涂层（BARC）（30）沉积在多晶硅层（20）上。 使用常规光刻（例如，深UV光刻）在BARC层（30）上形成抗蚀剂图案（40）。 使用抗蚀剂图案（40）用HBr / O 2的蚀刻化学品蚀刻BARC层（30），直到检测到端点。 然后使用在BARC和抗蚀剂之间具有大约一对一的选择性的相同蚀刻化学品来对BARC层（30）和抗蚀剂图案（40）进行过蚀刻。 过蚀刻是控制抗蚀剂/ BARC图案中线宽降低的定时蚀刻。 图案（50）的最小尺寸减小到低于光刻工具的实际分辨率极限。 最后，使用减小的宽度图案（50）蚀刻多晶硅层（20）。

    Method for forming ultra thin low leakage multi gate devices using a masking layer over the semiconductor substrate
    4.
    发明申请
    Method for forming ultra thin low leakage multi gate devices using a masking layer over the semiconductor substrate 有权
    用于在半导体衬底上形成使用掩模层的超薄低泄漏多栅极器件的方法

    公开(公告)号：US20070218636A1

    公开(公告)日：2007-09-20

    申请号：US11384753

    申请日：2006-03-20

    申请人： Hiroaki Niimi ,  Reima Laaksonen

    发明人： Hiroaki Niimi ,  Reima Laaksonen

    IPC分类号： H01L21/8234

    CPC分类号： H01L21/823462 ,  H01L21/823857

    摘要： The present invention provides a method for manufacturing a semiconductor device having multiple gate dielectric thickness layers. The method, in one embodiment, includes forming a masking layer over a semiconductor substrate in a first active region and a second active region of a semiconductor device, patterning the masking layer to expose the semiconductor substrate in the first active region, and subjecting exposed portions of the semiconductor substrate to a nitrogen containing plasma, thereby forming a first layer of gate dielectric material over the semiconductor substrate in the first active region. The method, in that embodiment, may further include incorporating oxygen into the first layer of gate dielectric material located in the first active region, and then removing the patterned masking layer, and forming a second layer of gate dielectric material over the first layer of gate dielectric material in the first active region and over the semiconductor substrate in the second active region, thereby resulting in a first greater thickness gate dielectric in the first active region and a second lesser thickness gate dielectric in the second active region.

    摘要翻译： 本发明提供一种制造具有多个栅介质厚度层的半导体器件的方法。 在一个实施例中，该方法包括在半导体器件的第一有源区和第二有源区中的半导体衬底上形成掩模层，图案化掩模层以暴露第一有源区中的半导体衬底，并对暴露部分 从而在第一有源区中在半导体衬底上形成第一层栅极电介质材料层。 在该实施例中，该方法还可以包括将氧结合到位于第一有源区中的第一栅极电介质材料层中，然后去除图案化的掩模层，以及在第一层栅极上形成第二层栅极电介质材料层 第一有源区中的介电材料和第二有源区中的半导体衬底上方，从而在第一有源区中形成第一较大厚度的栅极电介质，以及在第二有源区中形成第二较小厚度的栅极电介质。

    A METHOD FOR FORMING MULTI GATE DEVICES USING A SILICON OXIDE MASKING LAYER
    5.
    发明申请
    A METHOD FOR FORMING MULTI GATE DEVICES USING A SILICON OXIDE MASKING LAYER 有权
    一种使用硅氧烷掩蔽层形成多栅极器件的方法

    公开(公告)号：US20070243683A1

    公开(公告)日：2007-10-18

    申请号：US11279602

    申请日：2006-04-13

    申请人： Hiroaki Niimi ,  Reima Laaksonen

    发明人： Hiroaki Niimi ,  Reima Laaksonen

    IPC分类号： H01L21/8234

    CPC分类号： H01L21/823462 ,  Y10S438/981

    摘要： The present invention provides a method for manufacturing a semiconductor device. The method, in one embodiment, includes forming a silicon oxide masking layer over a substrate in a first active region and a second active region of a semiconductor device, patterning the silicon oxide masking layer to expose the substrate in the first active region. The method further includes forming a layer of dielectric material over the substrate in the first active region, the patterned silicon oxide masking layer protecting the substrate from the layer of dielectric material in the second active region.

    摘要翻译： 本发明提供一种制造半导体器件的方法。 在一个实施例中，该方法包括在半导体器件的第一有源区和第二有源区中的衬底上形成氧化硅屏蔽层，图案化氧化硅屏蔽层以暴露第一有源区中的衬底。 该方法还包括在第一有源区中的衬底上形成介电材料层，图案化氧化硅屏蔽层保护衬底免受第二有源区中的介电材料层的影响。

    Formation of nitrogen containing dielectric layers having a uniform nitrogen distribution therein using a high temperature chemical treatment
    7.
    发明申请
    Formation of nitrogen containing dielectric layers having a uniform nitrogen distribution therein using a high temperature chemical treatment 有权
    使用高温化学处理形成其中具有均匀氮分布的含氮介电层

    公开(公告)号：US20070042559A1

    公开(公告)日：2007-02-22

    申请号：US11209140

    申请日：2005-08-22

    申请人： Hiroaki Niimi ,  Reima Laaksonen ,  Mahalingam Nandakumar

    发明人： Hiroaki Niimi ,  Reima Laaksonen ,  Mahalingam Nandakumar

    IPC分类号： H01L21/331

    CPC分类号： H01L27/11 ,  H01L21/823462 ,  H01L21/823857 ,  H01L21/8249

    摘要： The present invention provides a method for manufacturing a gate dielectric, a method for manufacturing a semiconductor device, and a method for manufacturing an integrated circuit. The method for manufacturing the gate dielectric, without limitation, may include forming a nitrided dielectric layer (520) over a substrate (310), the nitrided dielectric layer (520) having a non-uniformity of nitrogen in a bulk thereof, and removing at least a portion of the nitrided dielectric layer (520) using a high temperature chemical treatment, the removing reducing the non-uniformity.

    摘要翻译： 本发明提供一种栅极电介质的制造方法，半导体器件的制造方法以及集成电路的制造方法。 用于制造栅极电介质的方法，但不限于，可以包括在衬底（310）上形成氮化介电层（520），氮化介电层（520）在其主体中具有不均匀的氮，并且在 使用高温化学处理的氮化介电层（520）的至少一部分，去除减少不均匀性。