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    Modeling full and half cycle clock variability
    1.
    发明授权
    Modeling full and half cycle clock variability 失效
    建模全半周期时钟变化

    公开(公告)号：US08185371B2

    公开(公告)日：2012-05-22

    申请号：US12424400

    申请日：2009-04-15

    申请人： Adil Bhanji ,  Sean Michael Carey ,  Jack Dilullo ,  Prashant D Joshi ,  Don Richard Rozales ,  Vern Anthony Victoria ,  Albert Thomas Williams

    发明人： Adil Bhanji ,  Sean Michael Carey ,  Jack Dilullo ,  Prashant D Joshi ,  Don Richard Rozales ,  Vern Anthony Victoria ,  Albert Thomas Williams

    IPC分类号： G06F17/50 ,  G06F9/44 ,  G06F13/10 ,  G06F13/12 ,  G06F1/00 ,  G06F9/455

    CPC分类号： G06F17/5031

    摘要： A modeling system includes a processor with software that performs static timing analysis (STA) on a design model. STA software executes a static timing analysis (STA) run with shortened clock cycles to model full cycle clock variability. Designers or other entities interpret the results of the shortened STA run data by performing modeling on the output data to generate slack data for design model data paths. STA software executes an STA run with an extended clock cycle to automatically separate half cycle data path (HCDP) slack data from full cycle data path (FCDP) slack data. The full and half cycle clock variability method may automatically adjust slack data for all half cycle data paths (HCDP)s to account for the additional half cycle variation (AHCV) and half cycle clock edge variability that may penalize the design model results in a real hardware implementation.

    摘要翻译： 建模系统包括具有在设计模型上执行静态时序分析（STA）的软件的处理器。 STA软件执行以缩短的时钟周期运行的静态时序分析（STA）来建模全周期时钟变化。 设计人员或其他实体通过对输出数据进行建模来解释缩短的STA运行数据的结果，以产生设计模型数据路径的松弛数据。 STA软件执行具有扩展时钟周期的STA运行，以便从全周期数据路径（FCDP）松弛数据自动分离半周期数据路径（HCDP）松弛数据。 全周期和半周期时钟可变性方法可以自动调整所有半周期数据路径（HCDP）的松弛数据，以考虑额外的半周期变化（AHCV）和半周期时钟边沿变化，这可能会对设计模型造成影响 硬件实现。

    MODELING FULL AND HALF CYCLE CLOCK VARIABILITY
    2.
    发明申请
    MODELING FULL AND HALF CYCLE CLOCK VARIABILITY 失效
    建模充分和半周期时钟变化

    公开(公告)号：US20100268522A1

    公开(公告)日：2010-10-21

    申请号：US12424400

    申请日：2009-04-15

    申请人： Adil Bhanji ,  Sean Michael Carey ,  Jack Dilullo ,  Prashant D Joshi ,  Don Richard Rozales ,  Vern Anthony Victoria ,  Albert Thomas Williams

    发明人： Adil Bhanji ,  Sean Michael Carey ,  Jack Dilullo ,  Prashant D Joshi ,  Don Richard Rozales ,  Vern Anthony Victoria ,  Albert Thomas Williams

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5031

    摘要： A modeling system includes a processor with software that performs static timing analysis (STA) on a design model. STA software executes a static timing analysis (STA) run with shortened clock cycles to model full cycle clock variability. Designers or other entities interpret the results of the shortened STA run data by performing modeling on the output data to generate slack data for design model data paths. STA software executes an STA run with an extended clock cycle to automatically separate half cycle data path (HCDP) slack data from full cycle data path (FCDP) slack data. The full and half cycle clock variability method may automatically adjust slack data for all half cycle data paths (HCDP)s to account for the additional half cycle variation (AHCV) and half cycle clock edge variability that may penalize the design model results in a real hardware implementation. Designers use a sort of slack data for half cycle data paths (HCDP)s independent of the slack data for the full cycle data path (FCDP)s to modify or otherwise perform design changes to the design model prior to hardware implementation.

    摘要翻译： 建模系统包括具有在设计模型上执行静态时序分析（STA）的软件的处理器。 STA软件执行以缩短的时钟周期运行的静态时序分析（STA）来建模全周期时钟变化。 设计人员或其他实体通过对输出数据进行建模来解释缩短的STA运行数据的结果，以产生设计模型数据路径的松弛数据。 STA软件执行具有扩展时钟周期的STA运行，以便从全周期数据路径（FCDP）松弛数据自动分离半周期数据路径（HCDP）松弛数据。 全周期和半周期时钟可变性方法可以自动调整所有半周期数据路径（HCDP）的松弛数据，以考虑额外的半周期变化（AHCV）和半周期时钟边沿变化，这可能会对设计模型造成影响 硬件实现。 设计师使用一种与半周期数据路径（HCDP）无关的松弛数据，独立于全周期数据路径（FCDP）的松弛数据，以在硬件实现之前修改或执行设计模型的设计更改。