公开(公告)号：US06269440B1

公开(公告)日：2001-07-31

申请号：US09244863

申请日：1999-02-05

申请人： John S. Fernando ,  Frank T. Lemmon ,  Shaun P. Whalen

发明人： John S. Fernando ,  Frank T. Lemmon ,  Shaun P. Whalen

IPC分类号： G06F940

CPC分类号： G06F9/381 ,  G06F8/452 ,  G06F9/325 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3855

摘要： An apparatus and method that speeds the processing of data vectors in a digital processor is disclosed. In accordance with the present invention, a vector zero overhead loop with parallel issue processes multiple data elements at the same time, and yet is programmed with readable assembly language and requires neither vector registers nor a lot of extra registers to implement.

摘要翻译： 公开了一种加速数字处理器中数据向量处理的装置和方法。 根据本发明，具有并行发布的向量零开销循环同时处理多个数据元素，并且用可读汇编语言编程，并且不需要矢量寄存器和大量额外的寄存器来实现。

公开(公告)号：US07831979B2

公开(公告)日：2010-11-09

申请号：US10833560

申请日：2004-04-28

申请人： Shaun P. Whalen

发明人： Shaun P. Whalen

IPC分类号： G06F9/46

CPC分类号： G06F9/30076 ,  G06F9/327 ,  G06F9/3851 ,  G06F9/461

摘要： A processor comprises memory circuitry and processing circuitry coupled to the memory circuitry. The processing circuitry is operative to retrieve from the memory circuitry an interrupt polling instruction which causes selection of an active enabled interrupt and generation of an interrupt vector for the selected active enabled interrupt. In conjunction with the selection and generation operations, an execution context of a program thread is stored in the memory circuitry, the stored execution context being utilizable to resume the program thread at an appropriate time subsequent to interruption of that thread.

摘要翻译： 处理器包括耦合到存储器电路的存储器电路和处理电路。 处理电路可操作以从存储器电路检索中断轮询指令，该中断轮询指令导致选择有效使能中断并产生用于所选择的有效使能中断的中断向量。 结合选择和生成操作，程序线程的执行上下文存储在存储器电路中，所存储的执行上下文可用于在该线程中断之后的适当时间恢复程序线程。

公开(公告)号：US07675913B2

公开(公告)日：2010-03-09

申请号：US11466858

申请日：2006-08-24

申请人： Algernon P. Henry ,  Shaun P. Whalen ,  Harold J. Wilson

发明人： Algernon P. Henry ,  Shaun P. Whalen ,  Harold J. Wilson

IPC分类号： H04L12/56 ,  H04J3/16

CPC分类号： H04L49/901 ,  H04L29/12839 ,  H04L49/3072 ,  H04L49/90 ,  H04L61/6022 ,  H04L69/18

摘要： A packet, cell or other data segment received in a physical layer device from a link layer device via an interface bus is processed to determine a port address for the data segment in the physical layer device. The port address, which may be an MPHY address, is determined using a combination of a first address value obtained from a link layer address portion of the data segment and a second address value obtained from a payload portion of the data segment. The data segment is stored in a memory location identified by the port address. The memory location may comprise a particular queue of the physical layer device.

摘要翻译： 处理经由接口总线从链路层设备接收的物理层设备中的分组，小区或其他数据段，以确定物理层设备中的数据段的端口地址。 使用从数据段的链路层地址部分获得的第一地址值和从数据段的有效载荷部分获得的第二地址值的组合来确定可以是MPHY地址的端口地址。 数据段存储在由端口地址标识的存储位置中。 存储器位置可以包括物理层设备的特定队列。

公开(公告)号：US07080113B2

公开(公告)日：2006-07-18

申请号：US10622764

申请日：2003-07-17

申请人： Hyun Lee ,  Shaun P. Whalen

发明人： Hyun Lee ,  Shaun P. Whalen

IPC分类号： G06F7/38

CPC分类号： G06F7/5443 ,  G06F2207/3828

摘要： A virtually parallel multiplier-accumulator (VMAC) that can execute more than or less than one MAC operation in a single system clock cycle. The inventive VMAC advantageously employs a resource/time-sharing methodology with multiple sequential computational stages.

摘要翻译： 一个虚拟并行的乘法器累加器（VMAC），可以在单个系统时钟周期内执行多于一个或多个MAC操作。 本发明的VMAC有利地采用具有多个连续计算阶段的资源/时间共享方法。

公开(公告)号：US6052766A

公开(公告)日：2000-04-18

申请号：US135605

申请日：1998-08-18

申请人： Michael R. Betker ,  John S. Fernando ,  Frank Lemmon ,  Shaun P. Whalen

发明人： Michael R. Betker ,  John S. Fernando ,  Frank Lemmon ,  Shaun P. Whalen

IPC分类号： G06F9/30 ,  G06F12/00

CPC分类号： G06F9/30098

摘要： A first register stores a value that can be used as a pointer to indirectly address a second register. The first register is referred to as a pointer register and the pointer as a register pointer. The second register may be a conventional register that stores a conventional register value (i.e., a data value or a pointer to a data value stored in external memory) or another pointer register. In certain embodiments, a pointer register can also be used to store conventional register values. Pointer registers of the present invention can be used to implement efficiently certain types of digital processing, such as circular buffers, vector processing, convolutional processing, and partitioned processing, using data in registers rather than memory.

摘要翻译： 第一个寄存器存储可用作间接寻址第二寄存器的指针的值。 第一个寄存器称为指针寄存器，指针作为寄存器指针。 第二寄存器可以是常规寄存器，其存储常规寄存器值（即，数据值或指向存储在外部存储器中的数据值的指针）或另一个指针寄存器。 在某些实施例中，指针寄存器也可用于存储常规寄存器值。 可以使用本发明的指针寄存器来使用寄存器而不是存储器中的数据来有效地实现某些类型的数字处理，例如循环缓冲器，向量处理，卷积处理和分区处理。

公开(公告)号：US20080123657A1

公开(公告)日：2008-05-29

申请号：US11466858

申请日：2006-08-24

申请人： Algernon P. Henry ,  Shaun P. Whalen ,  Harold J. Wilson

发明人： Algernon P. Henry ,  Shaun P. Whalen ,  Harold J. Wilson

IPC分类号： H04L12/56

CPC分类号： H04L49/901 ,  H04L29/12839 ,  H04L49/3072 ,  H04L49/90 ,  H04L61/6022 ,  H04L69/18

摘要： A packet, cell or other data segment received in a physical layer device from a link layer device via an interface bus is processed to determine a port address for the data segment in the physical layer device. The port address, which may be an MPHY address, is determined using a combination of a first address value obtained from a link layer address portion of the data segment and a second address value obtained from a payload portion of the data segment. The data segment is stored in a memory location identified by the port address. The memory location may comprise a particular queue of the physical layer device.

摘要翻译： 处理经由接口总线从链路层设备接收的物理层设备中的分组，小区或其他数据段，以确定物理层设备中的数据段的端口地址。 可以使用从数据段的链路层地址部分获得的第一地址值和从数据段的有效载荷部分获得的第二地址值的组合来确定可以是MPHY地址的端口地址。 数据段存储在由端口地址标识的存储位置中。 存储器位置可以包括物理层设备的特定队列。

公开(公告)号：US06622153B1

公开(公告)日：2003-09-16

申请号：US09348447

申请日：1999-07-07

申请人： Hyun Lee ,  Shaun P. Whalen

发明人： Hyun Lee ,  Shaun P. Whalen

IPC分类号： G06F738

CPC分类号： G06F7/5443 ,  G06F2207/3828

摘要： A virtual parallel multiplier-accumulator (VMAC) that can execute more than or less than one MAC operation in a single system clock cycle. The inventive VMAC advantageously employs a resource/time-sharing methodology with multiple sequential computational stages.

摘要翻译： 虚拟并行乘法器累加器（VMAC），可在单个系统时钟周期内执行多于一个MAC操作或少于一个MAC操作。 本发明的VMAC有利地采用具有多个连续计算阶段的资源/时间共享方法。

公开(公告)号：US5935266A

公开(公告)日：1999-08-10

申请号：US746727

申请日：1996-11-15

申请人： Stefan Thurnhofer ,  Shaun P. Whalen

发明人： Stefan Thurnhofer ,  Shaun P. Whalen

IPC分类号： G01R31/317 ,  G01R31/3185 ,  G06F11/267 ,  G06F11/36 ,  G01R31/28

CPC分类号： G06F11/2236 ,  G01R31/31705 ,  G01R31/318552 ,  G06F11/3656

摘要： A method and apparatus are disclosed for powering-up a microprocessor in a system under debugger control. The microprocessor comprises I/O connection pins, internal logic, and a reset condition responsive to a reset signal. Additionally, the microprocessor has a boundary scan architecture, such as an IEEE 1149.1 (JTAG) compliant interface, which includes a boundary scan register (BSR) and at least one design-specific test data register. The BSR has normal and test modes. In the normal mode, the BSR operatively connects the internal logic to the I/O connection pins. In the test mode, the BSR operatively isolates the internal logic from the I/O connection pins. The method comprising first detecting when power is applied to the microprocessor. Once power is detected and while the microprocessor remains in the reset condition, the BSR is put into tile test mode to isolate the internal logic from the I/O connection pins. Next, the debugger controls the microprocessor via the data register of the JTAG interface, conducting the necessary functions pursuant to power-up. Once the power-up functions are performed and the reset signal is disasserted, the internal logic can be reconnected with the I/O connection pins by returning the BSR to its normal mode.

摘要翻译： 公开了一种用于在调试器控制下在系统中为微处理器供电的方法和装置。 微处理器包括I / O连接引脚，内部逻辑和响应复位信号的复位条件。 此外，微处理器具有边界扫描架构，例如IEEE 1149.1（JTAG）兼容接口，其包括边界扫描寄存器（BSR）和至少一个设计专用测试数据寄存器。 BSR具有正常和测试模式。 在正常模式下，BSR可操作地将内部逻辑连接到I / O连接引脚。 在测试模式下，BSR可以将内部逻辑与I / O连接引脚隔离。 该方法包括首先检测何时向微处理器施加电力。 一旦检测到电源，并且当微处理器保持复位状态时，BSR进入瓦片测试模式，以将内部逻辑与I / O连接引脚隔离。 接下来，调试器通过JTAG接口的数据寄存器控制微处理器，执行上电所需的功能。 一旦执行上电功能并且复位信号被分离，则通过将BSR返回到其正常模式，内部逻辑可以与I / O连接引脚重新连接。