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    Synchronized clock phase interpolator
    1.
    发明授权
    Synchronized clock phase interpolator 有权
    同步时钟相位插值器

    公开(公告)号：US08634509B2

    公开(公告)日：2014-01-21

    申请号：US13397303

    申请日：2012-02-15

    申请人： Ethan Crain ,  Thomas F. Hummel ,  Thucydides Xanthopoulos ,  Scott Meninger

    发明人： Ethan Crain ,  Thomas F. Hummel ,  Thucydides Xanthopoulos ,  Scott Meninger

    IPC分类号： H04L7/00

    CPC分类号： H04L7/033 ,  H03L7/0807 ,  H03L7/0814 ,  H03L7/091 ,  H04L7/0025

    摘要： A high-linearity Phase Interpolator based Clock and Data Recovery (CDR) circuit for use in a multi-standard Serializer/Deserializer (SerDes) is provided. By interpolating at a high, fixed frequency for all supported data rates and then dividing the output clock down to the appropriately frequency for each standard, the Phase Interpolator can provide for maximum phase linearity while reducing its sensitivity to noise.

    摘要翻译： 提供了一种用于多标准串行器/解串器（SerDes）的高线性相位插值器时钟和数据恢复（CDR）电路。 通过以高固定频率对所有支持的数据速率进行内插，然后将输出时钟下降到每个标准的适当频率，相位插值器可以提供最大的相位线性度，同时降低其对噪声的敏感度。

    Memory interface with selectable evaluation modes
    2.
    发明授权
    Memory interface with selectable evaluation modes 有权
    存储器接口，可选择评估模式

    公开(公告)号：US09263151B2

    公开(公告)日：2016-02-16

    申请号：US13396824

    申请日：2012-02-15

    申请人： Thucydides Xanthopoulos ,  David Lin

    发明人： Thucydides Xanthopoulos ,  David Lin

    IPC分类号： G11C29/00 ,  G11C29/02 ,  G06F11/27 ,  G11C29/48

    CPC分类号： G11C29/02 ,  G06F11/27 ,  G11C29/022 ,  G11C29/48

    摘要： A memory interface enables AC characterization under test conditions without requiring the use of Automated Test Equipment (ATE) and functional patterns. The memory controller may be configured to generate output patterns through the test interface and create a loopback path for input specification testing using an external stressed-eye random number generator and checker. As a result, the memory interface may be evaluated for electrical and timing specifications under a relatively simple test setup and test procedure through the test interface (JTAG), as opposed to a complex processor program that sets up a similar memory access pattern on Automated Test Equipment (ATE).

    摘要翻译： 存储器接口可以在测试条件下实现AC特性，而无需使用自动测试设备（ATE）和功能模式。 存储器控制器可以被配置为通过测试接口生成输出模式，并且使用外部紧张眼随机数发生器和检验器创建用于输入规范测试的回送路径。 因此，可以通过测试接口（JTAG）在相对简单的测试设置和测试过程下评估存储器接口的电气和时序规范，而不是在自动测试中建立类似的存储器访问模式的复杂处理器程序 设备（ATE）。

    SYNCHRONIZED CLOCK PHASE INTERPOLATOR
    3.
    发明申请
    SYNCHRONIZED CLOCK PHASE INTERPOLATOR 有权
    同步时钟相位控制器

    公开(公告)号：US20120207259A1

    公开(公告)日：2012-08-16

    申请号：US13397303

    申请日：2012-02-15

    申请人： Ethan Crain ,  Thomas F. Hummel ,  Thucydides Xanthopoulos ,  Scott Meninger

    发明人： Ethan Crain ,  Thomas F. Hummel ,  Thucydides Xanthopoulos ,  Scott Meninger

    IPC分类号： H04L7/00

    CPC分类号： H04L7/033 ,  H03L7/0807 ,  H03L7/0814 ,  H03L7/091 ,  H04L7/0025

    摘要： A high-linearity Phase Interpolator based Clock and Data Recovery (CDR) circuit for use in a multi-standard Serializer/Deserializer (SerDes) is provided. By interpolating at a high, fixed frequency for all supported data rates and then dividing the output clock down to the appropriately frequency for each standard, the Phase Interpolator can provide for maximum phase linearity while reducing its sensitivity to noise.

    摘要翻译： 提供了一种用于多标准串行器/解串器（SerDes）的高线性相位插值器时钟和数据恢复（CDR）电路。 通过以高固定频率对所有支持的数据速率进行内插，然后将输出时钟下降到每个标准的适当频率，相位插值器可以提供最大的相位线性度，同时降低其对噪声的敏感度。

    MEMORY INTERFACE WITH SELECTABLE EVALUATION MODES
    4.
    发明申请
    MEMORY INTERFACE WITH SELECTABLE EVALUATION MODES 有权
    具有可选择评估模式的记忆界面

    公开(公告)号：US20120210179A1

    公开(公告)日：2012-08-16

    申请号：US13396824

    申请日：2012-02-15

    申请人： Thucydides Xanthopoulos ,  David Lin

    发明人： Thucydides Xanthopoulos ,  David Lin

    IPC分类号： G11C29/10 ,  G06F11/263

    CPC分类号： G11C29/02 ,  G06F11/27 ,  G11C29/022 ,  G11C29/48

    摘要： A memory interface enables AC characterization under test conditions without requiring the use of automated test equipment (ATE) and functional patterns. The memory controller may be configured to generate output patterns through the test interface and create a loopback path for input specification testing using an external stressed-eye random number generator and checker. As a result, the memory interface may be evaluated for electrical and timing specifications under a relatively simple test setup and test procedure through the test interface (JTAG), as opposed to a complex processor program that sets up a similar memory access pattern on Automated Test Equipment (ATE).

    摘要翻译： 存储器接口可以在测试条件下进行交流表征，而无需使用自动化测试设备（ATE）和功能模式。 存储器控制器可以被配置为通过测试接口生成输出模式，并且使用外部紧张眼随机数发生器和检验器创建用于输入规范测试的回送路径。 因此，可以通过测试接口（JTAG）在相对简单的测试设置和测试过程下评估存储器接口的电气和时序规范，而不是在自动测试中建立类似的存储器访问模式的复杂处理器程序 设备（ATE）。