公开(公告)号：US20140269019A1

公开(公告)日：2014-09-18

申请号：US13842086

申请日：2013-03-15

申请人： Pramod Kolar ,  Gunjan H. Pandya ,  Uddalak Bhattacharya ,  Zheng Guo

发明人： Pramod Kolar ,  Gunjan H. Pandya ,  Uddalak Bhattacharya ,  Zheng Guo

IPC分类号： G11C11/419

CPC分类号： G11C11/419 ,  G11C8/16 ,  G11C11/412

摘要： In one embodiment, a memory cell circuit for storing data includes a pair of cross-coupled inverters for storing states of the memory cell circuit. Access devices provide access to the pair of cross-coupled inverters. The memory cell circuit also includes a set of electrically inactive p-type metal oxide semiconductor (PMOS) devices that are coupled to the pair of cross-coupled inverters. The set of electrically inactive PMOS devices in combination with a portion (e.g., PMOS devices) of the pair of cross-coupled inverters enables a continuous p-type diffusion layer for the memory cell circuit.

摘要翻译： 在一个实施例中，用于存储数据的存储单元电路包括一对交叉耦合的反相器，用于存储存储单元电路的状态。 接入设备提供对一对交叉耦合逆变器的访问。 存储单元电路还包括耦合到该对交叉耦合的反相器的一组电活性p型金属氧化物半导体（PMOS）器件。 与一对交叉耦合的反相器的一部分（例如，PMOS器件）组合的一组非活性PMOS器件使得能够存储单元电路的连续p型扩散层。

公开(公告)号：US20170018499A1

公开(公告)日：2017-01-19

申请号：US15124867

申请日：2014-05-08

申请人： Zhanping Chen ,  Andrew W. Yeoh ,  Seongtae Jeong ,  Uddalak Bhattacharya ,  Charles H. Wallace

发明人： Zhanping Chen ,  Andrew W. Yeoh ,  Seongtae Jeong ,  Uddalak Bhattacharya ,  Charles H. Wallace

IPC分类号： H01L23/525 ,  H01L23/528 ,  H01L21/768

CPC分类号： H01L23/5256 ,  H01L21/76816 ,  H01L21/76877 ,  H01L23/528 ,  H01L23/5283 ,  H01L2924/0002 ,  H01L2924/00

摘要： Interconnect fuse structures including a fuse with a necked line segment, as well as methods of fabricating such structures. A current driven by an applied fuse programming voltage may open necked fuse segments to affect operation of an IC. In embodiments, the fuse structure includes a pair of neighboring interconnect lines equidistant from a center interconnect line. In further embodiments, the center interconnect line, and at least one of the neighboring interconnect lines, include line segments of lateral widths that differ by a same, and complementary amount. In further embodiments, the center interconnect line is interconnected at opposite ends of a necked line segment. In further embodiments, the necked line segment is fabricated with pitch-reducing spacer-based patterning process.

摘要翻译： 互连保险丝结构，包括带有颈缩线段的保险丝，以及制造这种结构的方法。 由施加的保险丝编程电压驱动的电流可以打开颈部熔断器段以影响IC的工作。 在实施例中，熔丝结构包括与中心互连线等距的一对相邻的互连线。 在另外的实施例中，中心互连线以及相邻互连线中的至少一个包括横向宽度的线段，其相差相同且互补。 在另外的实施例中，中心互连线在颈缩线段的相对端互连。 在进一步的实施例中，颈缩线段由间距减小的基于间隔物的图案化工艺制成。

公开(公告)号：US20120075938A1

公开(公告)日：2012-03-29

申请号：US12888575

申请日：2010-09-23

申请人： Pramod Kolar ,  Fatih Hamzaoglu ,  Yih Wang ,  Eric A. Karl ,  Yong-Gee NG ,  Uddalak Bhattacharya ,  Kevin X. Zhang ,  Hyunwoo Nho

发明人： Pramod Kolar ,  Fatih Hamzaoglu ,  Yih Wang ,  Eric A. Karl ,  Yong-Gee NG ,  Uddalak Bhattacharya ,  Kevin X. Zhang ,  Hyunwoo Nho

IPC分类号： G11C8/08 ,  G11C7/00

CPC分类号： G11C11/419 ,  G11C11/41 ,  G11C29/028

摘要： Adaptive and dynamic stability enhancement for memories is described. In one example, the enhancement includes a plurality of sensors each located near a plurality of memory cells to provide a sensor voltage, a controller to receive the sensor voltage and provide a control signal based thereon, and a read/write assist circuit coupled to the controller to adjust a parameter applied to reading from and writing to a memory cell of the plurality of memory cells in response to the control signal.

摘要翻译： 描述了存储器的自适应和动态稳定性增强。 在一个示例中，增强包括多个传感器，每个传感器各自位于多个存储器单元附近以提供传感器电压，控制器接收传感器电压并基于此提供控制信号;以及读/写辅助电路，耦合到 控制器，以响应于所述控制信号来调整应用于对所述多个存储器单元的存储单元的读取和写入的参数。

公开(公告)号：US08451670B2

公开(公告)日：2013-05-28

申请号：US12888575

申请日：2010-09-23

申请人： Pramod Kolar ,  Fatih Hamzaoglu ,  Yih Wang ,  Eric A Karl ,  Yong-Gee Ng ,  Uddalak Bhattacharya ,  Kevin X. Zhang ,  Hyunwoo Nho

发明人： Pramod Kolar ,  Fatih Hamzaoglu ,  Yih Wang ,  Eric A Karl ,  Yong-Gee Ng ,  Uddalak Bhattacharya ,  Kevin X. Zhang ,  Hyunwoo Nho

IPC分类号： G11C7/00

CPC分类号： G11C11/419 ,  G11C11/41 ,  G11C29/028

摘要： Adaptive and dynamic stability enhancement for memories is described. In one example, the enhancement includes a plurality of sensors each located near a plurality of memory cells to provide a sensor voltage, a controller to receive the sensor voltage and provide a control signal based thereon, and a read/write assist circuit coupled to the controller to adjust a parameter applied to reading from and writing to a memory cell of the plurality of memory cells in response to the control signal.

摘要翻译： 描述了存储器的自适应和动态稳定性增强。 在一个示例中，增强包括多个传感器，每个传感器各自位于多个存储器单元附近以提供传感器电压，控制器接收传感器电压并基于此提供控制信号;以及读/写辅助电路，耦合到 控制器，用于响应于所述控制信号调整应用于对所述多个存储器单元的存储单元的读取和写入的参数。

公开(公告)号：US06956918B2

公开(公告)日：2005-10-18

申请号：US09894024

申请日：2001-06-27

申请人： Wenliang Chen ,  Uddalak Bhattacharya

发明人： Wenliang Chen ,  Uddalak Bhattacharya

IPC分类号： G06F1/12 ,  H04L7/00 ,  H04L7/02

CPC分类号： H04L7/02 ,  G06F1/12 ,  H04L7/0008 ,  H04L7/0045

摘要： A method for bi-directional data synchronization between different clock frequencies is described wherein a state machine counter is provided a first clock signal having a first frequency. The state machine counter is then provided a second clock signal having a second frequency that is an integer multiple of the first clock frequency. The state machine counter has an integer number of states equivalent to the ratio of the second clock signal frequency to the first clock signal frequency. The first clock signal is applied to reset the state machine counter to an initial state. The state machine counter generates an intermediate clock signal whenever the state machine increments through all states to return to the initial state. The intermediate clock is then applied to synchronize data between the first clock frequency and the second clock frequency.

摘要翻译： 描述了一种用于不同时钟频率之间的双向数据同步的方法，其中为状态机计数器提供具有第一频率的第一时钟信号。 然后向状态机计数器提供具有第二频率的第二时钟信号，该第二频率是第一时钟频率的整数倍。 状态机计数器具有等于第二时钟信号频率与第一时钟信号频率的比率的整数状态。 应用第一个时钟信号将状态机计数器复位到初始状态。 每当状态机递增所有状态返回到初始状态时，状态机计数器产生中间时钟信号。 然后施加中间时钟以在第一时钟频率和第二时钟频率之间同步数据。