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1.发明授权Apparatus and method for testing semiconductor integrated circuits, and a non-transitory computer-readable medium having a semiconductor integrated circuit testing program 有权用于测试半导体集成电路的装置和方法，以及具有半导体集成电路测试程序的非暂时计算机可读介质公开(公告)号：US08656232B2
公开(公告)日：2014-02-18
申请号：US13019831
申请日：2011-02-02
申请人： Yusuke Tanefusa , Kenichi Gomi , Satoshi Yokoo
发明人： Yusuke Tanefusa , Kenichi Gomi , Satoshi Yokoo
IPC分类号： G01R31/28
摘要： An apparatus for testing a semiconductor integrated circuit includes a pattern data generating unit configured to generate test pattern data for testing a write operation in a memory of the semiconductor integrated circuit; and a write unit configured to write the test pattern data into a storage area of the semiconductor integrated circuit.
摘要翻译： 一种用于测试半导体集成电路的装置包括：图案数据生成单元，被配置为生成用于测试半导体集成电路的存储器中的写入操作的测试图案数据; 以及写入单元，被配置为将测试图案数据写入到半导体集成电路的存储区域中。
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公开(公告)号：US20100235796A1
公开(公告)日：2010-09-16
申请号：US12715562
申请日：2010-03-02
申请人： Ryoji KOIZUMI , Yusuke TANEFUSA
发明人： Ryoji KOIZUMI , Yusuke TANEFUSA
IPC分类号： G06F17/50
CPC分类号： G06F17/5081
摘要： A design verification apparatus for a semiconductor device includes: a storage for storing layout information of the semiconductor device, the layout information including information of interconnection regions and a via regions; and a controller for dividing the interconnection regions into wire regions and cross regions, the cross regions corresponding to the via regions, respectively, the wire regions extending between the cross regions, respectively, and extracting at least one of the wire regions as a candidate having a potential risk of future disconnection defect on the basis of the length of the wire regions.
摘要翻译： 一种用于半导体器件的设计验证装置包括：存储器，用于存储半导体器件的布局信息，布局信息包括互连区域的信息和通孔区域; 以及控制器，用于分别将互连区域分成线区域和交叉区域，分别对应于通孔区域的交叉区域，分别在交叉区域之间延伸的导线区域，并且将至少一个导线区域提取为具有 基于电线区域长度的未来断线缺陷的潜在风险。
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公开(公告)号：US08549451B2
公开(公告)日：2013-10-01
申请号：US12715562
申请日：2010-03-02
申请人： Ryoji Koizumi , Yusuke Tanefusa
发明人： Ryoji Koizumi , Yusuke Tanefusa
IPC分类号： G06F17/50
CPC分类号： G06F17/5081
摘要： A design verification apparatus for a semiconductor device includes: a storage for storing layout information of the semiconductor device, the layout information including information of interconnection regions and a via regions; and a controller for dividing the interconnection regions into wire regions and cross regions, the cross regions corresponding to the via regions, respectively, the wire regions extending between the cross regions, respectively, and extracting at least one of the wire regions as a candidate having a potential risk of future disconnection defect on the basis of the length of the wire regions.
摘要翻译： 一种用于半导体器件的设计验证装置包括：存储器，用于存储半导体器件的布局信息，布局信息包括互连区域的信息和通孔区域; 以及控制器，用于分别将互连区域分成线区域和交叉区域，分别对应于通孔区域的交叉区域，分别在交叉区域之间延伸的导线区域，并且将至少一个导线区域提取为具有 基于电线区域长度的未来断线缺陷的潜在风险。
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4.发明申请APPARATUS AND METHOD FOR TESTING SEMICONDUCTOR INTEGRATED CIRCUITS, AND A NON-TRANSITORY COMPUTER-READABLE MEDIUM HAVING A SEMICONDUCTOR INTEGRATED CIRCUIT TESTING PROGRAM 有权用于测试半导体集成电路的装置和方法，以及具有半导体集成电路测试程序的非终端计算机可读介质公开(公告)号：US20110219276A1
公开(公告)日：2011-09-08
申请号：US13019831
申请日：2011-02-02
申请人： Yusuke TANEFUSA , Kenichi GOMI , Satoshi YOKOO
发明人： Yusuke TANEFUSA , Kenichi GOMI , Satoshi YOKOO
IPC分类号： G11C29/10 , G06F11/263
摘要： An apparatus for testing a semiconductor integrated circuit includes a pattern data generating unit configured to generate test pattern data for testing a write operation in a memory of the semiconductor integrated circuit; and a write unit configured to write the test pattern data into a storage area of the semiconductor integrated circuit.
摘要翻译： 一种用于测试半导体集成电路的装置包括：图案数据生成单元，被配置为生成用于测试半导体集成电路的存储器中的写入操作的测试图案数据; 以及写入单元，被配置为将测试图案数据写入到半导体集成电路的存储区域中。
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公开(公告)号：US07917872B2
公开(公告)日：2011-03-29
申请号：US12111470
申请日：2008-04-29
IPC分类号： G06F17/50
CPC分类号： G06F17/5031
摘要： A simulation method to be implemented in a computer causes the computer to execute a procedure carrying out a weighting with respect to layout parameters of a circuit, which is an analyzing target, based on priority information of cells forming the circuit, and converting the weighted layout parameters into physical characteristics and storing the physical characteristics in a memory part, a procedure converting the physical characteristic read from the memory part into circuit parameters and storing the circuit parameters into the memory part, and analyzing the circuit based on a net list including the circuit parameters read from the memory part.
摘要翻译： 要在计算机中实现的模拟方法使得计算机基于作为分析对象的电路的布局参数，基于形成电路的单元的优先级信息来执行对加权的加权，并且将加权布局 参数转换为物理特性并将物理特性存储在存储器部分中，将从存储器部分读取的物理特性转换为电路参数并将电路参数存储到存储器部分中的过程，以及基于包括电路的网络列表来分析电路 参数从内存部分读取。
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公开(公告)号：US20090037855A1
公开(公告)日：2009-02-05
申请号：US12111470
申请日：2008-04-29
IPC分类号： G06F17/50
CPC分类号： G06F17/5031
摘要： A simulation method to be implemented in a computer causes the computer to execute a procedure carrying out a weighting with respect to layout parameters of a circuit, which is an analyzing target, based on priority information of cells forming the circuit, and converting the weighted layout parameters into physical characteristics and storing the physical characteristics in a memory part, a procedure converting the physical characteristic read from the memory part into circuit parameters and storing the circuit parameters into the memory part, and analyzing the circuit based on a net list including the circuit parameters read from the memory part.
摘要翻译： 要在计算机中实现的模拟方法使得计算机基于作为分析对象的电路的布局参数，基于形成电路的单元的优先级信息来执行对加权的加权，并且将加权布局 参数转换为物理特性并将物理特性存储在存储器部分中，将从存储器部分读取的物理特性转换为电路参数并将电路参数存储到存储器部分中的过程，以及基于包括电路的网络列表来分析电路 参数从内存部分读取。
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