公开(公告)号：US20160323407A1

公开(公告)日：2016-11-03

申请号：US15099244

申请日：2016-04-14

Applicant: ARM Limited

Inventor： Jesus Javier de los REYES DARIAS ,  Hakan PERSSON ,  Roko GRUBISIC ,  Vinod Pisharath Hari PAI

IPC: H04L29/08 ,  H04L29/06

CPC classification number: H04L67/2842 ,  G06F12/0808 ,  G06F12/0811 ,  G06F12/0813 ,  G06F12/0891 ,  G06F2212/1024 ,  G06F2212/681 ,  G06F2212/683 ,  H04L12/184 ,  H04L12/1877 ,  H04L12/5691 ,  H04L49/90 ,  H04L69/14 ,  Y02D10/13 ,  Y02D50/30

Abstract: A data processing apparatus has multiple caches and a controller for controlling the caches. The controller and caches communicate over a first network and a second network. The first network is used for unicast communication from the controller to a specific one of the caches. The second network is used for communication of a multicast communication from the controller to two or more of the caches.

Abstract translation: 数据处理装置具有多个高速缓存和用于控制高速缓存的控制器。 控制器和高速缓存通过第一网络和第二网络进行通信。 第一个网络用于从控制器到特定的一个缓存的单播通信。 第二网络用于从控制器到两个或更多个高速缓存的多播通信的通信。

公开(公告)号：US20160321182A1

公开(公告)日：2016-11-03

申请号：US15099119

申请日：2016-04-14

Applicant: ARM Limited

Inventor： Roko GRUBISIC ,  Hakan PERSSON ,  Neil Andrew JAMESON

IPC: G06F12/08 ,  G06F12/12 ,  G06F12/10 ,  G06F9/46

CPC classification number: G06F12/0833 ,  G06F12/1027 ,  G06F2212/652 ,  G06F2212/681 ,  G06F2212/683

Abstract: An apparatus has a cache configured to store entries which correspond to blocks of addresses having one of a plurality of sizes as selected by a control device. When the control device has not yet indicated which size to use, cache access circuitry assumes a default size which is greater than at least one of the plurality of sizes.

Abstract translation: 一种装置具有缓存，其被配置为存储对应于由控制装置选择的具有多个尺寸中的一个的地址块的条目。 当控制设备尚未指示要使用哪个大小时，高速缓存访​​问电路采用大于多个尺寸中的至少一个的默认大小。