公开(公告)号：US06678818B1

公开(公告)日：2004-01-13

申请号：US09562715

申请日：2000-05-02

申请人： Andrew Cofler ,  Stéphane Bouvier ,  Laurent Wojcieszak

发明人： Andrew Cofler ,  Stéphane Bouvier ,  Laurent Wojcieszak

IPC分类号： G06F930

CPC分类号： G06F9/3822 ,  G06F9/30149 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/3802 ,  G06F9/3814 ,  G06F9/3885

摘要： A decode unit (20) decodes instructions in a processor. These, instructions include instructions of a first length in a first instruction mode and instructions of a second, shorter length in a second instruction mode. The decode unit has decoding circuitry (50-60) which decode the instructions. A register holds the instruction mode and generates an instruction mode signal. Switching circuitry (MUX6,MUX7) is responsive to the instruction mode signal to output decoded instructions from the decode unit depending on the instruction mode. A detector (70) is provided for detecting a length change instruction of the second, shorter length while in the second instruction mode which indicates that the subsequent instruction is of the first length. The detector also temporarily alters the state of the instruction mode signal to allow the first length instructions to be decoded without changing the instruction mode held in the register.

摘要翻译： 解码单元（20）解码处理器中的指令。 这些指令包括在第一指令模式下具有第一长度的指令和在第二指令模式中的第二较短长度的指令。 解码单元具有对指令进行解码的解码电路（50-60）。 寄存器保持指令模式并产生指令模式信号。 开关电路（MUX6，MUX7）响应于指令模式信号，以根据指令模式从解码单元输出解码指令。 提供检测器（70），用于在第二指令模式中检测第二较短长度的长度变化指令，其指示后续指令是第一长度。 检测器还临时改变指令模式信号的状态，以允许第一长度指令被解码而不改变保持在寄存器中的指令模式。

公开(公告)号：US06889313B1

公开(公告)日：2005-05-03

申请号：US09563634

申请日：2000-05-02

申请人： Andrew Cofler ,  Stéphane Bouvier ,  Laurent Wojcieszak

发明人： Andrew Cofler ,  Stéphane Bouvier ,  Laurent Wojcieszak

IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/32 ,  G06F9/38

CPC分类号： G06F9/3814 ,  G06F9/30149 ,  G06F9/30189 ,  G06F9/30196 ,  G06F9/3802 ,  G06F9/3822 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3853 ,  G06F9/3885

摘要： A decode unit comprises first and second decoders respectively connected to receive bit sequences of first and second predetermined lengths. The first and second decoders operate in parallel to generate respective outputs. A switch selects one of the outputs in dependence on an instruction mode of the processor which governs the length of the bit sequence which is actually required to be decoded.

摘要翻译： 解码单元包括分别连接以接收第一和第二预定长度的比特序列的第一和第二解码器。 第一和第二解码器并行操作以产生相应的输出。 开关根据控制实际需要解码的位序列的长度的处理器的指令模式来选择输出之一。

公开(公告)号：US06807626B1

公开(公告)日：2004-10-19

申请号：US09563702

申请日：2000-05-02

申请人： Andrew Cofler ,  Stéphane Bouvier ,  Bruno Fel ,  Laurent Ducousso

发明人： Andrew Cofler ,  Stéphane Bouvier ,  Bruno Fel ,  Laurent Ducousso

IPC分类号： G06F944

CPC分类号： G06F9/3822 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/30196 ,  G06F9/3802 ,  G06F9/3814 ,  G06F9/3853

摘要： A computer system has a memory which holds a computer program consisting of a sequence of program instructions. The format of the program instructions depends on an instruction mode of the computer system. A decoder is arranged to receive and decode program instructions. A microinstruction generator is responsive to information from the decoder to generate microinstructions according to a predetermined microinstruction format which is independent of the instruction mode of the computer system. The computer system has a plurality of parallel execution units for receiving and executing the microinstructions.

摘要翻译： 计算机系统具有保存由程序指令序列组成的计算机程序的存储器。 程序指令的格式取决于计算机系统的指令模式。 解码器被布置为接收和解码程序指令。 微指令生成器响应来自解码器的信息，以根据与计算机系统的指令模式无关的预定微指令格式产生微指令。 计算机系统具有用于接收和执行微指令的多个并行执行单元。

公开(公告)号：US06725365B1

公开(公告)日：2004-04-20

申请号：US09562551

申请日：2000-05-02

申请人： Andrew Cofler ,  Stéphane Bouvier

发明人： Andrew Cofler ,  Stéphane Bouvier

IPC分类号： G06F900

CPC分类号： G06F9/3804 ,  G06F9/30072

摘要： A computer system for executing instructions predicated on guard indicators included in the instructions. The instructions include normal instructions, which are executed if the guard indicator is true and branch instructions, which are executed if the guard indicator is false. The computer system is operable in a branch shadow mode for comparing the guard indicator of the branch instruction with the guard indicator included in subsequent instructions and for continuing to supply instructions if the guard indicators match and for preventing supply of instructions if the guard indicators do not match. The computer system is also operable to disable the branch shadow mode when the branch instruction has been determined such that the branch is taken or not by resolving the status of the guard indicator.

摘要翻译： 一种用于根据指令中包含的保护指示执行指令的计算机系统。 指令包括正常指令，如果保护指示灯为真，则执行，如果保护指示灯为假，则执行指令。 计算机系统可以在分支阴影模式下操作，用于将分支指令的保护指示符与随后指令中包括的保护指示器进行比较，并且如果保护指示符匹配并且用于如果保护指示符不匹配则继续提供指令 比赛。 计算机系统还可操作以在已经确定分支指令以通过解决保护指示符的状态使分支被采取而禁用分支影模式。