公开(公告)号：US07747088B2

公开(公告)日：2010-06-29

申请号：US11528327

申请日：2006-09-28

申请人： Carl Norman Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou ,  Yazid Nemouchi

发明人： Carl Norman Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou ,  Yazid Nemouchi

IPC分类号： G06K9/36 ,  G06K9/40 ,  H04B1/66

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： Two pairs of deblock instructions for performing deblock filtering on a horizontal row of pixels according to the H.264 (MPEG 4 part 10) and VC1 video codec algorithms. The first instruction of each pair has three 128-bit operands comprising the 16-bit components of a horizontal line of 8 pixels crossing a vertical block edge between pixels 4 and 5 in a YUV image, a series of filter threshold parameters, and a 128-bit destination operand for storing the output of the first instruction. The second instruction of each pair accepts the same 16-bit components as its first input, the output of the first instruction as its second input and a destination operand for storing an output of the second instruction as its third input. The instruction pairs are intended for use with the H.264 or VC1 video codecs respectively.

摘要翻译： 用于根据H.264（MPEG 4第10部分）和VC1视频编解码算法在水平行像素上进行去块滤波的两对去块指令。 每对的第一条指令具有三个128位操作数，它们包括横穿YUV图像中的像素4和5之间的垂直方块边缘的8个像素的水平线的16位分量，一系列滤波器阈值参数和128个 用于存储第一指令的输出的位数目的地操作数。 每对的第二条指令接受与其第一个输入相同的16位元件，第一个指令的输出作为其第二个输入，以及一个目标操作数，用于存储第二个指令的输出作为其第三个输入。 指令对分别用于H.264或VC1视频编解码器。

公开(公告)号：US07971042B2

公开(公告)日：2011-06-28

申请号：US11528338

申请日：2006-09-28

申请人： Carl Norman Graham ,  Simon Jones ,  Seow Chuan Lim ,  Yazid Nemouchi ,  Kar-Lik Wong ,  Aris Aristodemou

发明人： Carl Norman Graham ,  Simon Jones ,  Seow Chuan Lim ,  Yazid Nemouchi ,  Kar-Lik Wong ,  Aris Aristodemou

IPC分类号： G06F9/30

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： Systems and methods for recording instruction sequences in a microprocessor having a dynamically decoupleable extended instruction pipeline. A record instruction including a record start address is sent to the extended pipeline. The extended pipeline thus begins recording the subsequent instruction sequence at the specified address until an end record instruction is encountered. The end record instruction is recorded as the last instruction in the sequence. The main pipeline may then call the instruction sequence by sending a run instruction including the start address for the desired sequence to the extended pipeline. This run instruction causes the extended pipeline to begin autonomously executing the recorded sequence until the end record instruction is encountered. This instruction causes the extended pipeline to cease autonomous execution and to return to executing instructions supplied by the main pipeline.

摘要翻译： 用于在具有动态解耦的扩展指令流水线的微处理器中记录指令序列的系统和方法。 包含记录开始地址的记录指令被发送到扩展流水线。 因此，扩展流水线开始在指定地址记录后续指令序列，直到遇到结束记录指令。 结束记录指令被记录为序列中的最后一条指令。 然后，主流水线可以通过向扩展流水线发送包括所需序列的起始地址的运行指令来调用指令序列。 该运行指令使扩展流水线开始自动执行记录的序列，直到遇到结束记录指令。 该指令使扩展流水线停止自主执行并返回到主流水线提供的执行指令。

公开(公告)号：US20070074012A1

公开(公告)日：2007-03-29

申请号：US11528338

申请日：2006-09-28

申请人： Carl Graham ,  Simon Jones ,  Seow Lim ,  Yazid Nemouchi ,  Kar-Lik Wong ,  Aris Aristodemou

发明人： Carl Graham ,  Simon Jones ,  Seow Lim ,  Yazid Nemouchi ,  Kar-Lik Wong ,  Aris Aristodemou

IPC分类号： G06F9/44

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： Systems and methods for recording instruction sequences in a microprocessor having a dynamically decoupleable extended instruction pipeline. A record instruction including a record start address is sent to the extended pipeline. The extended pipeline thus begins recording the subsequent instruction sequence at the specified address until an end record instruction is encountered. The end record instruction is recorded as the last instruction in the sequence. The main pipeline may then call the instruction sequence by sending a run instruction including the start address for the desired sequence to the extended pipeline. This run instruction causes the extended pipeline to begin autonomously executing the recorded sequence until the end record instruction is encountered. This instruction causes the extended pipeline to cease autonomous execution and to return to executing instructions supplied by the main pipeline.

摘要翻译： 用于在具有动态解耦的扩展指令流水线的微处理器中记录指令序列的系统和方法。 包含记录开始地址的记录指令被发送到扩展流水线。 因此，扩展流水线开始在指定地址记录后续指令序列，直到遇到结束记录指令。 结束记录指令被记录为序列中的最后一条指令。 然后，主流水线可以通过向扩展流水线发送包括所需序列的起始地址的运行指令来调用指令序列。 该运行指令使扩展流水线开始自动执行记录的序列，直到遇到结束记录指令。 该指令使扩展流水线停止自主执行并返回到主流水线提供的执行指令。

公开(公告)号：US20070074007A1

公开(公告)日：2007-03-29

申请号：US11528326

申请日：2006-09-28

申请人： Nigel Topham ,  Yazid Nemouchi ,  Simon Jones ,  Carl Graham ,  Kar-Lik Wong ,  Aris Aristodemou

发明人： Nigel Topham ,  Yazid Nemouchi ,  Simon Jones ,  Carl Graham ,  Kar-Lik Wong ,  Aris Aristodemou

IPC分类号： G06F9/44

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： A parameterizable clip instruction for SIMD microprocessor architecture and method of performing a clip operating the same. A single instruction is provided with three input operands: a destination address, a source address and a controlling parameter. The controlling parameter includes a range type and a range specifier. The range type is a multi-bit integer in the operand that is used to index a table of range types. The range specifier plugs into the range type to define a range. The data input at the source address is clipped according to the controlling parameters. The instruction is particularly suited to video encoding/decoding applications where interpolations or other calculations, lies outside the maximum value and that final result will have to be clipped to saturation value, for example, the maximum pixel value. Signed and unsigned clipping ranges may be used that are not only powers of two.

摘要翻译： 用于SIMD微处理器架构的可参数化剪辑指令和执行相同操作的剪辑的方法。 单个指令提供三个输入操作数：目的地址，源地址和控制参数。 控制参数包括范围类型和范围说明符。 范围类型是操作数中用于对范围类型表进行索引的多位整数。 范围说明符插入范围类型以定义范围。 根据控制参数对源地址的数据输入进行限幅。 该指令特别适用于其中内插或其他计算位于最大值之外的视频编码/解码应用，并且最终结果必须被削减到饱和度值，例如最大像素值。 可以使用有符号和无符号的剪辑范围，不仅是两个的幂。

公开(公告)号：US20070074004A1

公开(公告)日：2007-03-29

申请号：US11528434

申请日：2006-09-28

申请人： Kar-Lik Wong ,  Carl Graham ,  Seow Lim ,  Simon Jones ,  Yazid Nemouchi ,  Aris Aristodemou

发明人： Kar-Lik Wong ,  Carl Graham ,  Seow Lim ,  Simon Jones ,  Yazid Nemouchi ,  Aris Aristodemou

IPC分类号： G06F15/00

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： Systems and methods for selectively decoupling a parallel extended processor pipeline. A main processor pipeline and parallel extended pipeline are coupled via an instruction queue. The main pipeline can instruct the parallel pipeline to execute instructions directly or to begin fetching and executing its own instructions autonomously. During autonomous operation of the parallel pipeline, instructions from the main pipeline accumulate in the instruction queue. The parallel pipeline can return to main pipeline controlled execution through a single instruction. A light weight mechanism in the form of a condition code as seen by the main processor is designed to allow intelligent decision maximizing overall performance to be made in run-time if further instructions should be issued to the parallel extended pipeline based on the queue status.

摘要翻译： 用于选择性地分离并行扩展处理器流水线的系统和方法。 主处理器流水线和并行扩展流水线通过指令队列耦合。 主流水线可以指示并行流水线直接执行指令，或者自动开始执行自己的指令。 在并行流水线的自主运行期间，来自主流水线的指令在指令队列中累加。 并行管道可以通过单个指令返回主流水线控制执行。 主处理器所看到的条件代码形式的轻量化机制被设计为允许在运行时使智能决策最大化整体性能，如果需要基于队列状态向并行扩展流水线发出进一步的指令。

公开(公告)号：US20070071106A1

公开(公告)日：2007-03-29

申请号：US11528327

申请日：2006-09-28

申请人： Carl Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou ,  Yazid Nemouchi

发明人： Carl Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou ,  Yazid Nemouchi

IPC分类号： H04N11/04

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： Two pairs of deblock instructions for performing deblock filtering on a horizontal row of pixels according to the H.264 (MPEG 4 part 10) and VC1 video codec algorithms. The first instruction of each pair has three 128-bit operands comprising the 16-bit components of a horizontal line of 8 pixels crossing a vertical block edge between pixels 4 and 5 in a YUV image, a series of filter threshold parameters, and a 128-bit destination operand for storing the output of the first instruction. The second instruction of each pair accepts the same 16-bit components as its first input, the output of the first instruction as its second input and a destination operand for storing an output of the second instruction as its third input. The instruction pairs are intended for use with the H.264 or VC1 video codecs respectively.

摘要翻译： 用于根据H.264（MPEG 4第10部分）和VC1视频编解码算法在水平行像素上进行去块滤波的两对去块指令。 每对的第一条指令具有三个128位操作数，它们包括横穿YUV图像中的像素4和5之间的垂直方块边缘的8个像素的水平线的16位分量，一系列滤波器阈值参数和128个 用于存储第一指令的输出的位数目的地操作数。 每对的第二条指令接受与其第一个输入相同的16位元件，第一个指令的输出作为其第二个输入，以及一个目标操作数，用于存储第二个指令的输出作为其第三个输入。 指令对分别用于H.264或VC1视频编解码器。

公开(公告)号：US08212823B2

公开(公告)日：2012-07-03

申请号：US11528325

申请日：2006-09-28

申请人： Carl Norman Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou

发明人： Carl Norman Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou

IPC分类号： G06T13/00

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： A data path for a SIMD-based microprocessor is used to perform different simultaneous filter sub-operations in parallel data lanes of the SIMD-based microprocessor. Filter operations for sub-pixel interpolation are performed simultaneously on separate lanes of the SIMD processor's data path. Using a dedicated internal data path, precision higher than the native precision of the SIMD unit may be achieved. Through the data path according to this invention, a single instruction may be used to generate the value of two adjacent sub-pixels located diagonally with respect to integer pixel positions.

摘要翻译： 用于基于SIMD的微处理器的数据路径用于在基于SIMD的微处理器的并行数据通道中执行不同的同时滤波子操作。 在SIMD处理器的数据路径的独立通道上同时执行子像素内插的滤波操作。 使用专用的内部数据路径，可以实现高于SIMD单元的本地精度的精度。 通过根据本发明的数据路径，可以使用单个指令来产生相对于整数像素位置对角定位的两个相邻子像素的值。

公开(公告)号：US20070070080A1

公开(公告)日：2007-03-29

申请号：US11528325

申请日：2006-09-28

申请人： Carl Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou

发明人： Carl Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou

IPC分类号： G09G5/02

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： A data path for a SIMD-based microprocessor is used to perform different simultaneous filter sub-operations in parallel data lanes of the SIMD-based microprocessor. Filter operations for sub-pixel interpolation are performed simultaneously on separate lanes of the SIMD processor's data path. Using a dedicated internal data path, precision higher than the native precision of the SIMD unit may be achieved. Through the data path according to this invention, a single instruction may be used to generate the value of two adjacent sub-pixels located diagonally with respect to integer pixel positions.

摘要翻译： 用于基于SIMD的微处理器的数据路径用于在基于SIMD的微处理器的并行数据通道中执行不同的同时滤波子操作。 在SIMD处理器的数据路径的独立通道上同时执行子像素内插的滤波操作。 使用专用的内部数据路径，可以实现高于SIMD单元的本地精度的精度。 通过根据本发明的数据路径，可以使用单个指令来产生相对于整数像素位置对角定位的两个相邻子像素的值。

公开(公告)号：US20070073925A1

公开(公告)日：2007-03-29

申请号：US11528470

申请日：2006-09-28

申请人： Seow Lim ,  Carl Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou

发明人： Seow Lim ,  Carl Graham ,  Kar-Lik Wong ,  Simon Jones ,  Aris Aristodemou

IPC分类号： G06F13/28

CPC分类号： G06F9/3867 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30076 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3875 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3893 ,  G06F9/3897 ,  G06F13/28 ,  G06T3/4007 ,  H04N19/117 ,  H04N19/14 ,  H04N19/176 ,  H04N19/182 ,  H04N19/43 ,  H04N19/436 ,  H04N19/523 ,  H04N19/61 ,  H04N19/82 ,  H04N19/86

摘要： Systems and methods for synchronizing multiple processing engines of a microprocessor. In a microprocessor engine employing processor extension logic, DMA engines are used to permit the processor extension logic to move data into and out of local memory independent of the main instruction pipeline. Synchronization between the extended instruction pipeline and DMA engines is performed to maximize simultaneous operation of these elements. The DMA engines includes a data-in and data-out engine each adapted to buffer at least one instruction in a queue. If, for each DMA engine, the queue is full and a new instruction is trying to enter the buffer, the DMA engine will cause the extended pipeline to pause execution until the current DMA operation is complete. This prevents data overwrites while maximizing simultaneous operation.

摘要翻译： 用于同步微处理器的多个处理引擎的系统和方法。 在采用处理器扩展逻辑的微处理器引擎中，DMA引擎用于允许处理器扩展逻辑将数据移入和移出本地存储器，而与主指令流水线无关。 执行扩展指令流水线和DMA引擎之间的同步，以最大化这些元素的同时操作。 DMA引擎包括每个适于缓冲队列中的至少一条指令的数据输入和数据输出引擎。 如果对于每个DMA引擎，队列已满并且新的指令正在尝试进入缓冲区，则DMA引擎将导致扩展流水线暂停执行，直到当前DMA操作完成。 这可以防止数据重写，同时最大化同时操作。

公开(公告)号：US20070250689A1

公开(公告)日：2007-10-25

申请号：US11728061

申请日：2007-03-22

申请人： Aris Aristodemou ,  Amnon Cohen ,  Kar-Lik Wong ,  Ryan Lim ,  Simon Jones

发明人： Aris Aristodemou ,  Amnon Cohen ,  Kar-Lik Wong ,  Ryan Lim ,  Simon Jones

IPC分类号： G06F15/00

CPC分类号： G06F13/28

摘要： Methods and apparatus adapted for enhancing the throughput of a digital processor (e.g., microprocessor, CISC device, or RISC device) through use of a direct memory access (DMA) mechanism. In one embodiment, the processor comprises a “soft” RISC-based processor core that is both user-extensible and user-configurable. The core comprises a functional process or unit (DMA assist) that is coupled to the processor's extension logic and which facilitates throughput by, among other things, ensuring that the CPU and processor extension logic can operate on data in parallel in an efficient manner. In one variant, a parallel datapath (including a buffer) is used in conjunction with the aforementioned DMA assist so as to permit the processor extension logic to efficiently operate in parallel with the CPU.

摘要翻译： 适用于通过使用直接存储器访问（DMA）机制来增强数字处理器（例如，微处理器，CISC设备或RISC设备）的吞吐量的方法和装置。 在一个实施例中，处理器包括用户可扩展和用户可配置的“软”基于RISC的处理器核心。 核心包括耦合到处理器的扩展逻辑的功能过程或单元（DMA辅助），并且通过确保CPU和处理器扩展逻辑能够以有效的方式并行地对数据进行操作来促进吞吐量。 在一个变型中，并行数据路径（包括缓冲器）与上述DMA辅助结合使用，以便允许处理器扩展逻辑与CPU并行地高效地操作。