公开(公告)号：US07957190B2

公开(公告)日：2011-06-07

申请号：US12130197

申请日：2008-05-30

申请人： Cheong M. Hong ,  Sung-Taeg Kang ,  Brian A. Winstead

发明人： Cheong M. Hong ,  Sung-Taeg Kang ,  Brian A. Winstead

IPC分类号： G11C16/04

CPC分类号： G11C16/0425

摘要： A memory comprising a plurality of P-channel split-gate memory cells are organized in rows and columns. Each of the plurality of P-channel split-gate memory cells comprises a select gate, a control gate, a source region, a drain region, a channel region, and a charge storage layer comprising nanocrystals. Programming a memory cell of the plurality of P-channel split-gate memory cells comprises injecting electrons from a channel region of the memory cell to the charge storage layer. Erasing the memory cell comprises injecting holes from the channel region to the charge storage region.

摘要翻译： 包括多个P沟道分裂门存储器单元的存储器以行和列组织。 多个P沟道分离栅极存储单元中的每一个包括选择栅极，控制栅极，源极区域，漏极区域，沟道区域和包含纳米晶体的电荷存储层。 编程多个P沟道分离栅极存储单元的存储单元包括将电子从存储单元的沟道区域注入电荷存储层。 擦除存储单元包括从通道区域向电荷存储区域注入空穴。

公开(公告)号：US20090296491A1

公开(公告)日：2009-12-03

申请号：US12130197

申请日：2008-05-30

申请人： Cheong M. Hong ,  Sung-Taeg Kang ,  Brian A. Winstead

发明人： Cheong M. Hong ,  Sung-Taeg Kang ,  Brian A. Winstead

IPC分类号： G11C16/06

CPC分类号： G11C16/0425

摘要： A memory comprising a plurality of P-channel split-gate memory cells are organized in rows and columns. Each of the plurality of P-channel split-gate memory cells comprises a select gate, a control gate, a source region, a drain region, a channel region, and a charge storage layer comprising nanocrystals. Programming a memory cell of the plurality of P-channel split-gate memory cells comprises injecting electrons from a channel region of the memory cell to the charge storage layer. Erasing the memory cell comprises injecting holes from the channel region to the charge storage region.

摘要翻译： 包括多个P沟道分裂门存储器单元的存储器以行和列组织。 多个P沟道分离栅极存储单元中的每一个包括选择栅极，控制栅极，源极区域，漏极区域，沟道区域和包含纳米晶体的电荷存储层。 编程多个P沟道分离栅极存储单元的存储单元包括将电子从存储单元的沟道区域注入电荷存储层。 擦除存储单元包括从通道区域向电荷存储区域注入空穴。

公开(公告)号：US07985649B1

公开(公告)日：2011-07-26

申请号：US12683972

申请日：2010-01-07

申请人： Brian A. Winstead ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Konstantin V. Loiko ,  Spencer E. Williams

发明人： Brian A. Winstead ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Konstantin V. Loiko ,  Spencer E. Williams

IPC分类号： H01L21/336

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L29/42332 ,  H01L29/7881

摘要： A method of making a semiconductor device on a semiconductor layer is provided. The method includes: forming a select gate dielectric layer over the semiconductor layer; forming a select gate layer over the select gate dielectric layer; and forming a sidewall of the select gate layer by removing at least a portion of the select gate layer. The method further includes growing a sacrificial layer on at least a portion of the sidewall of the select gate layer and under at least a portion of the select gate layer and removing the sacrificial layer to expose a surface of the at least portion of the sidewall of the select gate layer and a surface of the semiconductor layer under the select gate layer. The method further includes forming a control gate dielectric layer, a charge storage layer, and a control gate layer.

摘要翻译： 提供了在半导体层上制造半导体器件的方法。 该方法包括：在半导体层上形成选择栅介质层; 在所述选择栅介质层上形成选择栅层; 以及通过去除所述选择栅极层的至少一部分来形成所述选择栅极层的侧壁。 该方法还包括在选择栅极层的侧壁的至少一部分上并在选择栅极层的至少一部分下方生长牺牲层，并且去除牺牲层以暴露侧壁的至少部分的表面 选择栅极层和选择栅极层下方的半导体层的表面。 该方法还包括形成控制栅介质层，电荷存储层和控制栅层。

公开(公告)号：US20110165749A1

公开(公告)日：2011-07-07

申请号：US12683972

申请日：2010-01-07

申请人： Brian A. Winstead ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Konstantin V. Loiko ,  Spencer E. Williams

发明人： Brian A. Winstead ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Konstantin V. Loiko ,  Spencer E. Williams

IPC分类号： H01L21/336 ,  H01L21/28

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L29/42332 ,  H01L29/7881

摘要： A method of making a semiconductor device on a semiconductor layer is provided. The method includes: forming a select gate dielectric layer over the semiconductor layer; forming a select gate layer over the select gate dielectric layer; and forming a sidewall of the select gate layer by removing at least a portion of the select gate layer. The method further includes growing a sacrificial layer on at least a portion of the sidewall of the select gate layer and under at least a portion of the select gate layer and removing the sacrificial layer to expose a surface of the at least portion of the sidewall of the select gate layer and a surface of the semiconductor layer under the select gate layer. The method further includes forming a control gate dielectric layer, a charge storage layer, and a control gate layer.

摘要翻译： 提供了在半导体层上制造半导体器件的方法。 该方法包括：在半导体层上形成选择栅介质层; 在所述选择栅介质层上形成选择栅层; 以及通过去除所述选择栅极层的至少一部分来形成所述选择栅极层的侧壁。 该方法还包括在选择栅极层的侧壁的至少一部分上并在选择栅极层的至少一部分下方生长牺牲层，并且去除牺牲层以暴露侧壁的至少部分的表面 选择栅极层和选择栅极层下方的半导体层的表面。 该方法还包括形成控制栅介质层，电荷存储层和控制栅层。

公开(公告)号：US20100244121A1

公开(公告)日：2010-09-30

申请号：US12414763

申请日：2009-03-31

申请人： Konstantin V. Loiko ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Taras A. Kirichenko ,  Brian A. Winstead

发明人： Konstantin V. Loiko ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Taras A. Kirichenko ,  Brian A. Winstead

IPC分类号： H01L29/792 ,  H01L21/336

CPC分类号： H01L29/42328 ,  B82Y10/00 ,  H01L21/28273 ,  H01L29/7881

摘要： A method of making a semiconductor device on a semiconductor layer includes forming a gate dielectric and a first layer of gate material over the gate dielectric. The first layer is etched to remove a portion of the first layer of gate material over a first portion of the semiconductor layer and to leave a select gate portion. A storage layer is formed over the select gate portion and over the first portion of the semiconductor layer. A second layer of gate material is formed over the storage layer. The second layer of gate material is etched to remove a first portion of the second layer of gate material over a first portion of the select gate portion. A portion of the first portion of the select gate is etched out to leave an L-shaped select structure. The result is a memory cell with an L-shaped select gate.

摘要翻译： 在半导体层上制造半导体器件的方法包括在栅极电介质上形成栅极电介质和栅极材料的第一层。 第一层被蚀刻以在半导体层的第一部分上移除第一层栅极材料的一部分并留下选择栅极部分。 存储层形成在选择栅极部分上方和半导体层的第一部分之上。 在存储层上形成第二层栅极材料层。 第二层栅极材料被蚀刻以在选择栅极部分的第一部分上去除第二层栅极材料的第一部分。 选择栅极的第一部分的一部分被蚀刻以留下L形选择结构。 结果是具有L形选择栅极的存储单元。

公开(公告)号：US07821055B2

公开(公告)日：2010-10-26

申请号：US12414763

申请日：2009-03-31

申请人： Konstantin V. Loiko ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Taras A. Kirichenko ,  Brian A. Winstead

发明人： Konstantin V. Loiko ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Taras A. Kirichenko ,  Brian A. Winstead

IPC分类号： H01L29/788 ,  H01L29/792

CPC分类号： H01L29/42328 ,  B82Y10/00 ,  H01L21/28273 ,  H01L29/7881

摘要： A method of making a semiconductor device on a semiconductor layer includes forming a gate dielectric and a first layer of gate material over the gate dielectric. The first layer is etched to remove a portion of the first layer of gate material over a first portion of the semiconductor layer and to leave a select gate portion. A storage layer is formed over the select gate portion and over the first portion of the semiconductor layer. A second layer of gate material is formed over the storage layer. The second layer of gate material is etched to remove a first portion of the second layer of gate material over a first portion of the select gate portion. A portion of the first portion of the select gate is etched out to leave an L-shaped select structure. The result is a memory cell with an L-shaped select gate.

摘要翻译： 在半导体层上制造半导体器件的方法包括在栅极电介质上形成栅极电介质和栅极材料的第一层。 第一层被蚀刻以在半导体层的第一部分上移除第一层栅极材料的一部分并留下选择栅极部分。 存储层形成在选择栅极部分上方和半导体层的第一部分之上。 在存储层上形成第二层栅极材料层。 第二层栅极材料被蚀刻以在选择栅极部分的第一部分上移除第二层栅极材料的第一部分。 选择栅极的第一部分的一部分被蚀刻以留下L形选择结构。 结果是具有L形选择栅极的存储单元。

公开(公告)号：US20100240206A1

公开(公告)日：2010-09-23

申请号：US12408444

申请日：2009-03-20

申请人： Jinmiao J. Shen ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Marc A. Rossow

发明人： Jinmiao J. Shen ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Marc A. Rossow

IPC分类号： H01L21/283

CPC分类号： H01L21/28273 ,  B82Y10/00 ,  H01L21/3105 ,  Y10S977/774

摘要： A method includes forming a first dielectric layer over a substrate; forming nanoclusters over the first dielectric layer; forming a second dielectric layer over the nanoclusters; annealing the second dielectric layer using nitrous oxide; and after the annealing the second dielectric layer, forming a gate electrode over the second dielectric layer.

摘要翻译： 一种方法包括在衬底上形成第一介电层; 在第一介电层上形成纳米团簇; 在纳米团簇上形成第二电介质层; 使用一氧化二氮对第二电介质层进行退火; 并且在对所述第二介电层进行退火之后，在所述第二介电层上形成栅电极。

公开(公告)号：US08021970B2

公开(公告)日：2011-09-20

申请号：US12408444

申请日：2009-03-20

申请人： Jinmiao J. Shen ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Marc A Rossow

发明人： Jinmiao J. Shen ,  Cheong M. Hong ,  Sung-Taeg Kang ,  Marc A Rossow

IPC分类号： H01L21/4763

CPC分类号： H01L21/28273 ,  B82Y10/00 ,  H01L21/3105 ,  Y10S977/774

摘要： A method includes forming a first dielectric layer over a substrate; forming nanoclusters over the first dielectric layer; forming a second dielectric layer over the nanoclusters; annealing the second dielectric layer using nitrous oxide; and after the annealing the second dielectric layer, forming a gate electrode over the second dielectric layer.

摘要翻译： 一种方法包括在衬底上形成第一介电层; 在第一介电层上形成纳米团簇; 在纳米团簇上形成第二电介质层; 使用一氧化二氮对第二电介质层进行退火; 并且在对所述第二介电层进行退火之后，在所述第二介电层上形成栅电极。

公开(公告)号：US09165652B2

公开(公告)日：2015-10-20

申请号：US13589249

申请日：2012-08-20

申请人： Sung-Taeg Kang ,  Cheong M. Hong

发明人： Sung-Taeg Kang ,  Cheong M. Hong

IPC分类号： H01L29/792 ,  H01L29/423 ,  G11C16/04 ,  H01L21/28 ,  H01L29/788

CPC分类号： G11C16/0425 ,  H01L21/28273 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/7881

摘要： Split-gate non-volatile memory (NVM) cells having select-gate sidewall metal silicide regions are disclosed along with related manufacturing methods. Spacer etch processing steps are used to expose sidewall portions of select gates. Metal silicide regions are then formed within these sidewall portions of the select gates. Further, metal silicide regions can also be formed in top portions of the select gates. Further, the select gates can also be formed with one or more notches. By expanding the size of the metal silicide region to include the sidewall portion of the select gate, the select gate wordline (e.g., polysilicon) resistance is reduced for split-gate NVM arrays, the electrical contact to the select gate is improved, and performance of the select-gate NVN cell is improved.

摘要翻译： 公开了具有选择侧壁金属硅化物区域的分离栅极非易失性存储器（NVM）单元以及相关的制造方法。 间隔蚀刻处理步骤用于暴露选择栅极的侧壁部分。 然后在选择栅极的这些侧壁部分内形成金属硅化物区域。 此外，金属硅化物区域也可以形成在选择栅极的顶部。 此外，选择栅极也可以形成有一个或多个凹口。 通过扩大金属硅化物区域的尺寸以包括选择栅极的侧壁部分，分离栅极NVM阵列的选择栅极字线（例如，多晶硅）电阻降低，与选择栅极的电接触被改善，并且性能 的选择栅NVN单元。

公开(公告)号：US20140050029A1

公开(公告)日：2014-02-20

申请号：US13589249

申请日：2012-08-20

申请人： Sung-Taeg Kang ,  Cheong M. Hong

发明人： Sung-Taeg Kang ,  Cheong M. Hong

IPC分类号： G11C16/08 ,  H01L29/788 ,  H01L21/336

CPC分类号： G11C16/0425 ,  H01L21/28273 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/7881

摘要： Split-gate non-volatile memory (NVM) cells having select-gate sidewall metal silicide regions are disclosed along with related manufacturing methods. Spacer etch processing steps are used to expose sidewall portions of select gates. Metal silicide regions are then formed within these sidewall portions of the select gates. Further, metal silicide regions can also be formed in top portions of the select gates. Further, the select gates can also be formed with one or more notches. By expanding the size of the metal silicide region to include the sidewall portion of the select gate, the select gate wordline (e.g., polysilicon) resistance is reduced for split-gate NVM arrays, the electrical contact to the select gate is improved, and performance of the select-gate NVN cell is improved.

摘要翻译： 公开了具有选择侧壁金属硅化物区域的分离栅极非易失性存储器（NVM）单元以及相关的制造方法。 间隔蚀刻处理步骤用于暴露选择栅极的侧壁部分。 然后在选择栅极的这些侧壁部分内形成金属硅化物区域。 此外，金属硅化物区域也可以形成在选择栅极的顶部。 此外，选择栅极也可以形成有一个或多个凹口。 通过扩大金属硅化物区域的尺寸以包括选择栅极的侧壁部分，分离栅极NVM阵列的选择栅极字线（例如，多晶硅）电阻降低，与选择栅极的电接触被改善，并且性能 的选择栅NVN单元。