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    Transaction stall technique to prevent livelock in multiple-processor systems
    4.
    发明授权
    Transaction stall technique to prevent livelock in multiple-processor systems 失效
    事务处理技术，以防止多处理器系统中的活动锁定

    公开(公告)号：US6078981A

    公开(公告)日：2000-06-20

    申请号：US999244

    申请日：1997-12-29

    申请人： David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Paul Breuder ,  Matthew A. Fisch

    发明人： David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Paul Breuder ,  Matthew A. Fisch

    IPC分类号： G06F13/36 ,  G06F13/14

    CPC分类号： G06F13/36

    摘要： A livelock preventative measure is provided for agents in a multi-processor computing system. Livelock may occur when multiple agents each trade ownership of data in an attempt to modify it. When livelock occurs, a first agent posts a bus transaction for a data and, if a second agent posts a bus transaction for the same data, the first agent may stall the bus transaction of the second agent until the first agent has completed its operation on the data.

    摘要翻译： 为多处理器计算系统中的代理提供了活动预防措施。 当多个代理人各自交易数据的所有权以尝试修改数据时，可能会发生活动锁。 当发生活动锁定时，第一代理人为数据发布总线事务，并且如果第二代理人为同一数据发布总线事务，则第一代理可以停止第二代理的总线事务，直到第一代理完成其操作 数据。

    Error correction system in a processing agent having minimal delay
    5.
    发明授权
    Error correction system in a processing agent having minimal delay 有权
    具有最小延迟的处理代理中的纠错系统

    公开(公告)号：US06269465B1

    公开(公告)日：2001-07-31

    申请号：US09197582

    申请日：1998-11-23

    申请人： David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Paul Breuder

    发明人： David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Paul Breuder

    IPC分类号： H03M1300

    CPC分类号： H03M13/03

    摘要： An error correction system in an agent provides an error correction in a circuit path extending from an internal cache to an output of the agent. When data errors are detected for data to be processed internally within the agent, the error correction system passes the corrupted data through the error correction circuit, and out of the agent and back into the agent. The error correction changes internal data requests into an external transaction when data errors are detected.

    摘要翻译： 代理中的纠错系统在从内部高速缓存延伸到代理的输出的电路中提供纠错。 当检测到在代理内部要处理的数据的数据错误时，纠错系统将损坏的数据通过纠错电路，并从代理程序中传回代理。 当检测到数据错误时，错误修正将内部数据请求更改为外部事务。

    Prefetch queue responsive to read request sequences
    6.
    发明授权
    Prefetch queue responsive to read request sequences 失效
    预读队列响应读请求序列

    公开(公告)号：US06216208B1

    公开(公告)日：2001-04-10

    申请号：US08999241

    申请日：1997-12-29

    申请人： Robert Greiner ,  David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Matthew A. Fisch

    发明人： Robert Greiner ,  David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Matthew A. Fisch

    IPC分类号： G05F1208

    CPC分类号： G06F9/383 ,  G06F12/0862 ,  G06F2212/6026

    摘要： A prefetching control system provided for a processor. The prefetching queue may include an arbiter, a cache queue and a prefetch queue. The arbiter issues requests including read requests. Responsive to a read request, the cache queue issues a control signal. The prefetch queue receives the control signal and an address associated with the read request. When the received address is a member of a pattern of read requests from sequential memory locations, the prefetch queue issues a prefetch request to the arbiter.

    摘要翻译： 为处理器提供的预取控制系统。 预取队列可以包括仲裁器，高速缓存队列和预取队列。 仲裁器发出请求，包括读取请求。 响应于读取请求，缓存队列发出控制信号。 预取队列接收控制信号和与读取请求相关联的地址。 当接收到的地址是来自顺序存储器位置的读取请求的模式的成员时，预取队列向仲裁器发出预取请求。

    Read line buffer and signaling protocol for processor
    7.
    发明授权
    Read line buffer and signaling protocol for processor 失效
    用于处理器的读行缓冲器和信令协议

    公开(公告)号：US06209068B1

    公开(公告)日：2001-03-27

    申请号：US08999242

    申请日：1997-12-29

    申请人： David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Matthew A. Fisch

    发明人： David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Matthew A. Fisch

    IPC分类号： G06F1216

    CPC分类号： G06F12/0831

    摘要： A data control method in a microprocessor is disclosed. According to the method, a request is generated on an external bus for data to be read to the processor. The requested data is read from the external bus to an intermediate memory in the processor and, thereafter, read from the intermediate memory to a destination. When the intermediate memory is full, the read of data from the external bus is stalled until the intermediate memory is no longer full. Typically, stalling is accomplished by generating a stall signal on the external bus, which may be generated during a cache coherency phase of the transaction to which the requested data relates.

    摘要翻译： 公开了一种微处理器中的数据控制方法。 根据该方法，在外部总线上生成要向处理器读取的数据的请求。 所请求的数据从外部总线读取到处理器中的中间存储器，然后从中间存储器读取到目的地。 当中间存储器满时，来自外部总线的数据读取停止，直至中间存储器不再满。 通常，停止是通过在外部总线上生成停止信号来实现的，该停止信号可以在所请求的数据所关联的事务的高速缓存一致性阶段期间产生。

    Error correction system in a processing agent having minimal delay
    8.
    发明授权
    Error correction system in a processing agent having minimal delay 有权
    具有最小延迟的处理代理中的纠错系统

    公开(公告)号：US06412091B2

    公开(公告)日：2002-06-25

    申请号：US09848261

    申请日：2001-05-04

    申请人： David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Paul Breuder

    发明人： David L. Hill ,  Chinna Prudvi ,  Derek T. Bachand ,  Paul Breuder

    IPC分类号： H03M1300

    CPC分类号： H03M13/03

    摘要： An error correction system in an agent provides an error correction in a circuit path extending from an internal cache to an output of the agent. When data errors are detected for data to be processed internally within the agent, the error correction system passes the corrupted data through the error correction circuit, and out of the agent and back into the agent. The error correction changes internal data requests into an external transaction when data errors are detected.

    摘要翻译： 代理中的纠错系统在从内部高速缓存延伸到代理的输出的电路中提供纠错。 当检测到在代理内部要处理的数据的数据错误时，纠错系统将损坏的数据通过纠错电路，并从代理程序中传回代理。 当检测到数据错误时，错误修正将内部数据请求更改为外部事务。