公开(公告)号：US20060179369A1

公开(公告)日：2006-08-10

申请号：US11055195

申请日：2005-02-10

申请人： Elianne Bravo ,  Kenneth Chan ,  Kevin Gower ,  Dustin VanStee

发明人： Elianne Bravo ,  Kenneth Chan ,  Kevin Gower ,  Dustin VanStee

IPC分类号： G11C29/00

CPC分类号： G11C29/16 ,  G11C11/401

摘要： A memory built-in self test (MBIST) apparatus and method for testing dynamic random access memory (DRAM) arrays, the DRAM arrays in communication with a memory interface device that includes interface logic and mainline chip logic. The MBIST apparatus includes a finite state machine including a command generator and logic for incrementing data and addresses under test and a command scheduler in communication with the finite state machine. The command scheduler includes resource allocation logic for spacing commands to memory dynamically utilizing DRAM timing parameters. The MBIST apparatus also includes a test memory storing subtests of an MBIST test. Each of the subtests provides a full pass through a configured address range. The MBIST apparatus further includes a subtest pointer in communication with the test memory and the finite state machine. The finite state machine implements subtest sequencing of each of the subtests via the subtest pointer.

摘要翻译： 用于测试动态随机存取存储器（DRAM）阵列的存储器内置自检（MBIST）装置和方法，所述DRAM阵列与包括接口逻辑和主线芯片逻辑的存储器接口装置通信。 MBIST装置包括有限状态机，其包括用于递增待测数据和地址的命令发生器和逻辑，以及与有限状态机通信的命令调度器。 命令调度器包括用于动态地利用DRAM时序参数将命令间隔到存储器的资源分配逻辑。 MBIST设备还包括存储MBIST测试的分测验的测试存储器。 每个分测验提供完整的配置地址范围。 MBIST装置还包括与测试存储器和有限状态机通信的子测试指针。 有限状态机通过子测验指针实现每个子测验的子测序。

公开(公告)号：US20060164909A1

公开(公告)日：2006-07-27

申请号：US11041335

申请日：2005-01-24

申请人： Kevin Gower ,  Kirk Lamb ,  Dustin VanStee

发明人： Kevin Gower ,  Kirk Lamb ,  Dustin VanStee

IPC分类号： G11C8/00

CPC分类号： G11C7/1048 ,  G11C7/22 ,  G11C7/222 ,  G11C29/02 ,  G11C29/022 ,  G11C29/023 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/2254

摘要： A memory system including a plurality of delay lines and a processor in communication with the delay lines. The delay lines are in communication with a bus attached to a memory device. The bus includes a plurality of wires and each of the delay lines corresponds to on of the plurality of wires. The processor receives a plurality of data bits and a data strobe via the wires on the bus. Each of the data bits includes data eye. The process also automatically calibrates the target data eye of each of the data bits and corresponds to the target data eye. In addition, the processor centers the data strobe over the target data eye.

摘要翻译： 一种包括多个延迟线的存储系统和与延迟线通信的处理器。 延迟线与连接到存储器件的总线通信。 总线包括多条导线，并且每条延迟线对应于多根线上的导线。 处理器经由总线上的电线接收多个数据位和数据选通。 每个数据位都包括数据眼。 该过程还自动校准每个数据位的目标数据眼，并对应于目标数据眼。 此外，处理器将数据选通中心对准目标数据眼睛。

公开(公告)号：US20050268135A1

公开(公告)日：2005-12-01

申请号：US10853423

申请日：2004-05-25

申请人： Kirk Lamb ,  Kevin Gower ,  Thomas Griffin ,  Steven Hnatko ,  Dustin VanStee

发明人： Kirk Lamb ,  Kevin Gower ,  Thomas Griffin ,  Steven Hnatko ,  Dustin VanStee

IPC分类号： G06F1/12

CPC分类号： G06F1/12

摘要： A synchronous input to output protocol translator supporting multiple reference oscillator frequencies and fixed latency data computation and chip crossing circuits enables implementation of a method for delaying osc2 relative to osc1 in a configurable way to provide a constant, minimal Tptcc over a range of refosc frequencies between circuits for data transferred. It requires that the data transferred from a register R1 be sent over multiple wires via configurable delay circuitry for osc2, capture circuitry at the input to R2, and a circuit to transfer a synchronizing signal from a non-delayed clock domain to a delayed clock domain. Relative to osc1, osc2 is a delayed, synchronous clock.

摘要翻译： 支持多个参考振荡器频率和固定等待时间数据计算和芯片交叉电路的输出协议转换器的同步输入使得能够实现一种用于将相对于振荡器1的振荡器2延迟的方法 可配置的方式来在用于传送数据的电路之间的反射率范围内提供恒定的最小Ttcc。 它要求从寄存器R＆lt; 1＆gt; 1传送的数据通过多个导线通过用于osc 2 2的可配置延迟电路发送，在R 2的输入处的捕获电路 / SUB>，以及将同步信号从非延迟时钟域传送到延迟的时钟域的电路。 相对于osc <1> ，osc <2> 是延迟的同步时钟。