公开(公告)号：US5721889A

公开(公告)日：1998-02-24

申请号：US555963

申请日：1995-11-13

申请人： Gary Lynn Miller ,  Kuppuswamy Raghunathan ,  Timothy Ernest Litch ,  Marcella Evelyn Meyer

发明人： Gary Lynn Miller ,  Kuppuswamy Raghunathan ,  Timothy Ernest Litch ,  Marcella Evelyn Meyer

IPC分类号： G06F1/08 ,  G06F13/16 ,  G06F1/04

CPC分类号： G06F1/08 ,  G06F13/1689

摘要： Referring to FIGS. 20-24, in one embodiment, data can be transferred from the data register of a top adjacent timer channel (e.g. 400 in FIG. 20) to the data register of the timer channel itself (401), and from the data register of the timer channel itself (401) to the data register of the bottom adjacent timer channel (402). By programming control register bits (e.g. DVB bits 425-426, DTC bits 423-424, and DTS bits 427-428 in FIG. 21) of selected timer channels (401) to perform these inter-channel data transfers, both stacks and FIFO structures can be formed and used. Stack and FIFO data storage structures can reduce the frequency of service required by the timer channels (400-402), and thus reduce the number of interrupts which must be responded to by a CPU (13 in FIG. 1).

摘要翻译： 参见图 如图20-24所示，在一个实施例中，数据可以从顶部相邻的定时器通道（例如图20中的400）的数据寄存器传送到定时器通道本身（401）的数据寄存器，并且从数据寄存器 定时器通道本身（401）连接到底部相邻定时器通道（402）的数据寄存器。 通过编程所选择的定时器通道（401）的控制寄存器位（例如，图21中的DVB位425-426，DTC位423-424和DTS位427-428）来执行这些信道间数据传输，堆栈和FIFO 可以形成和使用结构。 堆栈和FIFO数据存储结构可以减少定时器通道（400-402）所需的服务频率，从而减少CPU（图1中的13）必须响应的中断次数。

公开(公告)号：US5701421A

公开(公告)日：1997-12-23

申请号：US555961

申请日：1995-11-13

申请人： Gary Lynn Miller ,  Vernon Bernard Goler ,  Timothy Ernest Litch

发明人： Gary Lynn Miller ,  Vernon Bernard Goler ,  Timothy Ernest Litch

IPC分类号： G06F13/42 ,  G06F13/00

CPC分类号： G06F13/4226

摘要： I/O control modules (IOCMs 25-29) include pin/status buses (75-77) which allow simultaneity of control among the channels (e.g. 58) coupled to the same pin/status bus (e.g. 76). Thus, the operation of channels (e.g. 58) can be synchronized with each another. Pin/status buses (75-77) are modular in that they can be extended or alternately segmented to create separate buses carrying different signals. In one embodiment, each end of pin/status bus (75-77) is delineated by a pin control channel (PCCs 51-53). Pin/status buses (75-77) may be used to transfer event information between channels within an IOCM (e.g. IOCM 25), to transfer event information from one IOCM (e.g. 25) to a different IOCM (e.g. 26), and to transfer pin information between integrated circuit pins (31-35) and one or more channels in IOCMs (25-29).

摘要翻译： I / O控制模块（IOCM 25-29）包括引脚/状态总线（75-77），其允许在耦合到相同引脚/状态总线（例如76）的通道（例如58）之间同时进行控制。 因此，通道（例如58）的操作可以彼此同步。 引脚/状态总线（75-77）是模块化的，因为它们可以被扩展或交替分段，以创建独立的承载不同信号的总线。 在一个实施例中，引脚/状态总线（75-77）的每一端由引脚控制通道（PCC51-53）描绘。 引脚/状态总线（75-77）可用于在IOCM（例如IOCM 25）内的通道之间传输事件信息，以将事件信息从一个IOCM（例如25）传输到另一个IOCM（例如26），并传送 集成电路引脚（31-35）和IOCM（25-29）中的一个或多个通道之间的引脚信息。

公开(公告)号：US5732225A

公开(公告)日：1998-03-24

申请号：US555964

申请日：1995-11-13

申请人： Gary Lynn Miller ,  Timothy Ernest Litch ,  Chris Ahrens

发明人： Gary Lynn Miller ,  Timothy Ernest Litch ,  Chris Ahrens

IPC分类号： G06F1/14 ,  G06F1/04 ,  G06F13/00

CPC分类号： G06F1/14

摘要： The present invention relates in general to an integrated circuit timer system, and more particularly to an integrated circuit timer system having at least one global communication bus conductor for transferring information between local buses. Referring to FIGS. 1 and 10, a global channel communication bus (200) is used to communicate information between channels (204-206) which are coupled to different pin/status buses (216-218). The purpose of the global channel communication bus (200) is to synchronously transfer information between channels in different I/O control modules (IOCMs 25-29), and to synchronously transfer information between channels (e.g. 204-206) within an IOCM (e.g. 27) that are coupled to different pin/status buses (e.g. 216 and 217). In addition, in some embodiments, the global channel communication bus (200) can provide and receive information from external to input/output integrated circuit (22) by way of integrated circuit pins (223). Thus interrupts and a service processor are not required to communicate locally generated status or control information to other independent functional blocks of circuitry.

摘要翻译： 本发明一般涉及一种集成电路定时器系统，更具体地涉及一种具有至少一个用于在本地总线之间传送信息的全局通信总线导体的集成电路定时器系统。 参见图 如图1和10所示，全局信道通信总线（200）用于在耦合到不同引脚/状态总线（216-218）的通道（204-206）之间传送信息。 全局信道通信总线（200）的目的是在不同I / O控制模块（IOCM 25-29）中的信道之间同步传送信息，并且在IOCM内的信道（例如204-206）之间同步传送信息（例如， 27），其耦合到不同的引脚/状态总线（例如，216和217）。 此外，在一些实施例中，全局信道通信总线（200）可以通过集成电路引脚（223）提供和从外部输入/输出集成电路（22）接收信息。 因此，中断和服务处理器不需要将本地产生的状态或控制信息传送到电路的其他独立功能块。