公开(公告)号：US4300234A

公开(公告)日：1981-11-10

申请号：US83527

申请日：1979-10-10

申请人： Hiromi Maruyama ,  Takashi Tokuno ,  Masao Shimizu ,  Kohji Ishikawa ,  Naoaki Narumi ,  Osamu Ohguchi

发明人： Hiromi Maruyama ,  Takashi Tokuno ,  Masao Shimizu ,  Kohji Ishikawa ,  Naoaki Narumi ,  Osamu Ohguchi

IPC分类号： G06F11/22 ,  G01R31/3181 ,  G01R31/3183 ,  G11C8/00 ,  G11C29/10 ,  G11C29/56 ,  G01R31/28

CPC分类号： G11C29/56 ,  G01R31/31813

摘要： An address pattern generator for use in a test pattern generator for generating various patterns for testing semiconductor memories. A plurality of fixed registers for storing an initial value at the start of a test, a boundary value and an operand indicating the amount of change of an address are provided in common to at least two address operating circuits. The address operating circuits are each capable of taking therein the content of a desired one of the fixed registers. At least two output registers are provided, which are each capable of taking therein the operation result of a desired one of the address operating circuit. The contents of these output registers are supplied as addresses to a memory under test.

摘要翻译： 一种用于测试图形发生器的地址模式发生器，用于产生用于测试半导体存储器的各种模式。 多个固定寄存器用于在测试开始时存储初始值，边界值和指示地址变化量的操作数被共同地提供给至少两个地址操作电路。 地址操作电路各自能够在其中接收期望的一个固定寄存器的内容。 提供至少两个输出寄存器，每个输出寄存器能够在其中接收所需地址操作电路的操作结果。 这些输出寄存器的内容作为地址提供给被测内存。

公开(公告)号：US4293950A

公开(公告)日：1981-10-06

申请号：US26246

申请日：1979-04-02

申请人： Masao Shimizu ,  Takashi Tokuno ,  Kohji Ishikawa ,  Naoaki Narumi ,  Osamu Ohguchi

发明人： Masao Shimizu ,  Takashi Tokuno ,  Kohji Ishikawa ,  Naoaki Narumi ,  Osamu Ohguchi

IPC分类号： G01R31/3181 ,  G01R31/319 ,  G11C29/10 ,  G11C29/56 ,  G06F11/00 ,  G01R31/28

CPC分类号： G01R31/31921 ,  G11C29/10 ,  G11C29/56 ,  G01R31/31813

摘要： A test pattern generating apparatus in which a microprogram describing a test pattern to be generated is read for interpretation and execution, address and data patterns are generated by arithmetic operations and a memory control signal is produced, the address and data patterns and the memory control signal being applied to a memory under test. The address pattern is provided to an area inversion control signal generation section to produce an inversion control signal corresponding to the address pattern, by which the data pattern may be inverted and then outputted.

摘要翻译： 读取描述要生成的测试图案的微程​​序的测试图形生成装置，用于解释和执行，地址和数据模式通过算术运算产生，并且产生存储器控制信号，地址和数据模式以及存储器控制信号 被应用于被测记忆体。 地址模式被提供给区域反转控制信号产生部分，以产生对应于地址模式的反转控制信号，由此可以将数据模式反转并输出。

公开(公告)号：US4414665A

公开(公告)日：1983-11-08

申请号：US206902

申请日：1980-11-14

申请人： Kenji Kimura ,  Shigeru Sugamori ,  Kohji Ishikawa ,  Naoaki Narumi

发明人： Kenji Kimura ,  Shigeru Sugamori ,  Kohji Ishikawa ,  Naoaki Narumi

IPC分类号： G11C29/56 ,  G06F11/26

CPC分类号： G11C29/56

摘要： A memory device under test is accessed by an address generated by a pattern generator to write therein data and to read the data out to be compared with expected data, and the comparison result is stored in the fault-address memory by the same address after reading out therefrom the content of the address. When a disagreement is detected through the comparison, it is counted; however, the count operation is inhibited if the data read out from the fault-address memory is a fault data. When the counted number exceeds a predetermined value, a fault signal is generated. After the test is terminated, an address counter is operated, the fault-address memory is read out by the content of the address counter, and when fault data is detected from the output read out, the content of the address counter is fetched into the CPU.

摘要翻译： 受测试的存储器件由模式发生器产生的地址访问，以便在其中写入数据并读出要与预期数据进行比较的数据，并且比较结果在读取之后被相同的地址存储在故障地址存储器中 从中输出地址的内容。 当通过比较检测到不一致时，它是计数的; 然而，如果从故障寻址存储器读出的数据是故障数据，则计数操作被禁止。 当计数值超过预定值时，产生故障信号。 测试结束后，操作地址计数器，通过地址计数器的内容读取故障地址存储器，当从输出读出检测到故障数据时，将地址计数器的内容取入 中央处理器。

公开(公告)号：US4369511A

公开(公告)日：1983-01-18

申请号：US205162

申请日：1980-11-10

申请人： Kenji Kimura ,  Kohji Ishikawa ,  Naoaki Narumi

发明人： Kenji Kimura ,  Kohji Ishikawa ,  Naoaki Narumi

IPC分类号： G01R31/3193 ,  G11C29/56 ,  G01R31/28

CPC分类号： G11C29/56 ,  G01R31/31935

摘要： A semiconductor memory test equipment which reads out a memory under test by an address from a pattern generator and compares the read-out data with an expected value by a comparator, and in which a block mask memory is read out by a portion of the address and the comparing operation of the comparator is inhibited by block mask data read out from the block mask memory. Pattern data for a pattern memory, which is read out by the abovesaid address to store data to be supplied to the comparator, are transferred as parallel data from a central processor and written in the pattern memory after conversion to serial data, and serial data read out from a defective address memory are inputted to the central processor after conversion to parallel data.

摘要翻译： 一种半导体存储器测试设备，其通过来自模式发生器的地址读出测试中的存储器，并通过比较器将读出的数据与期望值进行比较，并且其中通过地址的一部分读出块掩码存储器 并且通过从块掩码存储器读出的块掩码数据来禁止比较器的比较操作。 由上述地址读出的用于存储要提供给比较器的数据的模式存储器的模式数据作为并行数据从中央处理器传送并在转换为串行数据之后写入模式存储器，并且串行数据读取 在转换成并行数据之后，从缺陷地址存储器输出到中央处理器。

公开(公告)号：US4939677A

公开(公告)日：1990-07-03

申请号：US150401

申请日：1988-01-15

申请人： Taiichi Otuji ,  Naoaki Narumi

发明人： Taiichi Otuji ,  Naoaki Narumi

IPC分类号： G01R31/319 ,  H03K5/00 ,  H03K5/13 ,  H03K5/15 ,  H04L7/02

CPC分类号： H03K5/13 ,  G01R31/31922 ,  H03K5/131 ,  H03K5/133 ,  H03K5/15 ,  H03K2005/00045 ,  H03K2005/00267 ,  H03K2005/0028

摘要： Timing-signal delay equipment which provides an adjustable delay time, equal to a multiple of a predetermined time unit, to an input signal pulse is used as a timing source required in a circuit tester of LSIs (semiconductor large-scale integrated circuits). The timing-signal delay equipment has a plurality of delay elements (D.sub.ij 's) with weighted delay times arranged in a matrix form; a selector (S) coupled with the matrix for selecting one of the delay elements for each column of the matrix, wherein the selected delay elements are connected in series; and an arithmetic control circuit (M) that controls the selectors based on a set-up value of delay time and an error in delay time of each delay equipment. In order to provide a delay time which is equal to a multiple of a predetermined time unit in spite of an error in delay time of each delay element, either a correction matrix is connected in series to the matrix or the weight of each delay element is modified.

摘要翻译： PCT No.PCT / JP87 / 00734 Sec。 371日期1988年1月15日 102（e）日期1988年1月15日PCT提交1987年10月2日PCT公布。 出版物WO88 / 02577 日期：1988年7月4日。将用于向输入信号脉冲提供等于预定时间单位的可调节延迟时间的定时信号延迟设备用作LSI的电路测试仪（半导体大型 标准集成电路）。 定时信号延迟设备具有以矩阵形式布置的加权延迟时间的多个延迟元件（Dij's）; 与所述矩阵耦合的选择器（S），用于选择所述矩阵的每列的所述延迟元件中的一个，其中所选择的延迟元件串联连接; 以及算术控制电路（M），其基于延迟时间的设置值和每个延迟设备的延迟时间的误差来控制选择器。 为了提供等于预定时间单位的倍数的延迟时间，尽管每个延迟元件的延迟时间有误差，校正矩阵与矩阵串联连接，或者每个延迟元件的权重是 改性。

公开(公告)号：US4928278A

公开(公告)日：1990-05-22

申请号：US229780

申请日：1988-08-05

申请人： Taiichi Otsuji ,  Naoaki Narumi

发明人： Taiichi Otsuji ,  Naoaki Narumi

IPC分类号： G01R31/319

CPC分类号： G01R31/3191 ,  G01R31/31922

摘要： Calibration of timing errors of each pin electronics unit is carried out by a main controller and a plurality of controllers, each assigned to each pin electronics unit or to each block including a plurality of pin electronics units. A reference timing signal is simultaneously distributed to each pin electronics unit or block, so that the timing error calibration is executed in parallel among the pin electronics units or the blocks.

摘要翻译： 每个引脚电子单元的定时误差的校准由主控制器和多个控制器执行，每个控制器分配给每个引脚电子单元或包括多个引脚电子单元的每个块。 参考定时信号同时分配给每个引脚电子单元或块，使得定时误差校准在引脚电子单元或块之间并行执行。