公开(公告)号：US6003058A

公开(公告)日：1999-12-14

申请号：US924288

申请日：1997-09-05

申请人： Jacob A. Kirschenbaum ,  Itzhak Barak ,  Yacov Efrat ,  Shao Wei Pan

发明人： Jacob A. Kirschenbaum ,  Itzhak Barak ,  Yacov Efrat ,  Shao Wei Pan

IPC分类号： G06F17/16

CPC分类号： G06F17/16

摘要： A multiply-multiply-accumulate (MMA) system (10) efficiently evaluates matrix products X=F*C. Matrix C is dissected into submatrices A and B taking advantage of symmetry in C. LOG unit (14) converts B, A, and F to LOG values B', A' and F'. These are summed in K parallel calculating units CU's (18) and converted back to Normal domain as P=F*B*A in ALOG units (22) and sent to accumulators ACU's (24). The ACU's (24) accumulate the results. An output buffer (26) combines the results. The B', A' values (32,34) are held in a cache memory (20) and the LOG sums are performed in two steps with intermediate storage.

摘要翻译： 乘法 - 累积（MMA）系统（10）有效地评估矩阵乘积X = F * C。 利用C中的对称性将矩阵C解剖为子矩阵A和B. LOG单元（14）将B，A和F转换为LOG值B'，A'和F'。 这些以K并行计算单元CU（18）相加，并在ALOG单元（22）中被转换回正常域为P = F * B * A并发送到累加器ACU（24）。 ACU（24）积累了结果。 输出缓冲器（26）组合结果。 B'，A'值（32,34）被保存在高速缓冲存储器（20）中，并且LOG和数以两个步骤执行中间存储。

公开(公告)号：US6055556A

公开(公告)日：2000-04-25

申请号：US912224

申请日：1997-08-15

申请人： Itzhak Barak ,  Jacob Kirschenbaum ,  Yacov Efrat ,  Shao-Wei Pan

发明人： Itzhak Barak ,  Jacob Kirschenbaum ,  Yacov Efrat ,  Shao-Wei Pan

IPC分类号： G06F17/16 ,  G06F7/00 ,  G06F7/52

CPC分类号： G06F17/16

摘要： A system (400) alternatively performs real matrix operation in a first mode or performs complex matrix multiplication in a second mode. One input matrix (e.g., {B}) stays in a plurality of memory fields (430-k), while the other input matrix (e.g., {A}) is loaded into a plurality of registers (410-k). Parallel operating groups (405-k, 409-(k+1)) combine elements of {A} with elements of {B}. The groups (405-k, 409-(k+1)) comprise the memory fields (430-k), the registers (410-k) as well as computational units (440-k), switches (420-k) and adder units (460-k). The adder units (460-k) are configured by the switches (420-k) to operate as adders or to operate as accumulators, depending on the mode. Adders provide intermediate results and accumulators accumulate these intermediate results (e.g., Sum) to elements of the resulting matrix {C}. For complex multiplication, real (Re) and imaginary (Im) parts of matrix elements are in processed in adjacent groups. The system (400) uses logarithmic representations of the matrix elements and further comprises a log converter (490) and a plurality of inverse log converters (450-k).

摘要翻译： 系统（400）可选地以第一模式执行实矩阵运算或在第二模式中执行复矩阵乘法。 一个输入矩阵（例如{+ E，uns B + EE}）停留在多个存储器场（430-k）中，而另一个输入矩阵（例如，{+ E，uns A + EE}）被加载到 多个寄存器（410-k）。 并行操作组（405-k，409-（k + 1））将{+ E，uns A + EE}的元素与{+ E，uns B + EE}的元素组合。 组（405-k，409-（k + 1））包括存储器字段（430-k），寄存器（410-k）以及计算单元（440-k），开关（420-k）和 加法器单元（460-k）。 加法器单元（460-k）由开关（420-k）配置，作为加法器运行或者作为累加器运行，这取决于模式。 加法器提供中间结果，并且累加器将这些中间结果（例如，Sum）累积到所得矩阵{+ E，C C + EE}的元素。 对于复数乘法，在相邻组中处理矩阵元素的实数（Re）和虚部（Im）部分。 系统（400）使用矩阵元素的对数表示，并且还包括对数转换器（490）和多个逆对数转换器（450-k）。

公开(公告)号：US5923575A

公开(公告)日：1999-07-13

申请号：US912257

申请日：1997-08-15

申请人： Yacov Efrat ,  Itzhak Barak ,  Yaron Ben-Arie ,  Shao Wei Pan

发明人： Yacov Efrat ,  Itzhak Barak ,  Yaron Ben-Arie ,  Shao Wei Pan

IPC分类号： G06F7/38 ,  G06F7/485 ,  G06F7/50

CPC分类号： G06F7/485 ,  G06F7/38

摘要： The invention relates to a method for electronically representing a number V in a binary data word. Both the exponent and the mantissa are represented as 2' complement. The mantissa is normalized to 0.1.F if the number V is positive where F is the fraction of the mantissa. In case that the number V is negative the fraction F is normalized to 10.F. Usage of this format allows to design an improved adder which requires less hardware.

摘要翻译： 本发明涉及一种用于电子地表示二进制数据字中的数字V的方法。 指数和尾数均表示为2'补码。 如果数字V为正，则尾数归一化为0.1.F，其中F是尾数的分数。 在数字V为负的情况下，分数F归一化为10.F。 这种格式的使用允许设计一种需要较少硬件的改进加法器。

公开(公告)号：US5968112A

公开(公告)日：1999-10-19

申请号：US923845

申请日：1997-09-04

申请人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

发明人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

IPC分类号： G06F17/14

CPC分类号： G06F17/142

摘要： Parallel signal processor (10) (FIG. 2) performs a Fourier Transformation of an input signal; The transformation coefficients are converted once to logarithmic form and stored in a cache memory. The input data is converted serially to logarithmic form, and fed to all processing units in parallel. The processing units compute their respective products as additions in the logarithmic domain. Then, the products are converted back to the normal domain. The products with the correct sign are summed by an accumulator of the respective processing element. After the last signal data point has run through the processing elements and the last products are added to their respective sums, all complex output signal data points are complete simultaneously.

摘要翻译： 并行信号处理器（10）（图2）执行输入信号的傅里叶变换; 变换系数一次转换为对数形式并存储在高速缓冲存储器中。 输入数据被串行转换成对数形式，并且并行地馈送到所有处理单元。 处理单元计算它们各自的产物作为对数域中的添加。 然后，产品转换回正常域。 具有正确符号的产品由相应处理元件的累加器相加。 在最后一个信号数据点已经通过处理元件并且最后的产品被添加到它们各自的和之后，所有复杂的输出信号数据点都是同时完成的。

公开(公告)号：US07434009B2

公开(公告)日：2008-10-07

申请号：US10955220

申请日：2004-09-30

申请人： Kostantin Godin ,  Moshe Anschel ,  Yacov Efrat ,  Zvika Rozenshein ,  Ziv Zamsky

发明人： Kostantin Godin ,  Moshe Anschel ,  Yacov Efrat ,  Zvika Rozenshein ,  Ziv Zamsky

IPC分类号： G06F9/38 ,  G06F12/08

CPC分类号： G06F12/0859 ,  G06F12/0862 ,  G06F12/0879 ,  G06F13/28

摘要： Apparatus and method for providing information to a cache module, the apparatus includes: (i) at least one processor, connected to the cache module, for initiating a first and second requests to retrieve, from the cache module, a first and a second data unit; (ii) logic, adapted to receive the requests and determine if the first and second data units are mandatory data units; and (iii) a controller, connected to the cache module, adapted to initiate a single fetch burst if a memory space retrievable during the single fetch burst comprises the first and second mandatory data units, and adapted to initiate multiple fetch bursts if a memory space retrievable during a single fetch burst does not comprise the first and the second mandatory data units.

摘要翻译： 用于向高速缓存模块提供信息的设备和方法包括：（i）连接到高速缓存模块的至少一个处理器，用于发起从缓存模块检索第一和第二数据的第一和第二请求 单元; （ii）适于接收请求并确定第一和第二数据单元是否是强制性数据单元的逻辑; 连接到所述高速缓存模块的控制器，适于在所述单次提取突发期间检索到的存储器空间包括所述第一和第二强制性数据单元时启动单个提取突发，并且如果存储器空间 在单个提取突发期间可检索不包括第一和第二强制数据单元。

公开(公告)号：US20080140894A1

公开(公告)日：2008-06-12

申请号：US11815189

申请日：2005-02-07

申请人： Kostantin Godin ,  Mosche Anschel ,  Yacov Efrat ,  Leonid Rabinovich ,  Noam Sivan ,  Eitan Zmora ,  Ziv Zamsky

发明人： Kostantin Godin ,  Mosche Anschel ,  Yacov Efrat ,  Leonid Rabinovich ,  Noam Sivan ,  Eitan Zmora ,  Ziv Zamsky

IPC分类号： G06F13/364

CPC分类号： H03K19/0008

摘要： A device that includes: a first bus, connected between a first logic and a first circuit; a group of second buses connected between the first logic and between multiple non-high impedance circuit access logics associated with multiple circuits; wherein each circuit access logic is adapted to: (i) provide to the first logic, a circuit write value during a circuit writing period and during an idle period that follows the circuit writing period and ends when another circuit is allowed to write; and (ii) provide a default value when another circuit is allowed to write; and wherein the first logic is adapted to alter a state of the first bus in response to a change between two consecutive circuit write values.

摘要翻译： 一种装置，包括：连接在第一逻辑和第一电路之间的第一总线; 连接在第一逻辑和与多个电路相关联的多个非高阻抗电路访问逻辑之间的一组第二总线; 其中每个电路访问逻辑适于：（i）在电路写入周期期间和在电路写入周期之后的空闲周期期间向第一逻辑提供电路写入值，并且当允许另一个电路写入时结束; 和（ii）当允许另一个电路写入时提供默认值; 并且其中所述第一逻辑适于响应于两个连续电路写入值之间的变化而改变所述第一总线的状态。

公开(公告)号：US07620760B2

公开(公告)日：2009-11-17

申请号：US11815189

申请日：2005-02-07

申请人： Kostantin Godin ,  Moshe Anschel ,  Yacov Efrat ,  Leonid Rabinovich ,  Noam Sivan ,  Eitan Zmora ,  Ziv Zamsky

发明人： Kostantin Godin ,  Moshe Anschel ,  Yacov Efrat ,  Leonid Rabinovich ,  Noam Sivan ,  Eitan Zmora ,  Ziv Zamsky

IPC分类号： G06F13/36

CPC分类号： H03K19/0008

摘要： A device that includes: a first bus, connected between a first logic and a first circuit; a group of second buses connected between the first logic and between multiple non-high impedance circuit access logics associated with multiple circuits; wherein each circuit access logic is adapted to: (i) provide to the first logic, a circuit write value during a circuit writing period and during an idle period that follows the circuit writing period and ends when another circuit is allowed to write; and (ii) provide a default value when another circuit is allowed to write; and wherein the first logic is adapted to alter a state of the first bus in response to a change between two consecutive circuit write values.

摘要翻译： 一种装置，包括：连接在第一逻辑和第一电路之间的第一总线; 连接在第一逻辑和与多个电路相关联的多个非高阻抗电路访问逻辑之间的一组第二总线; 其中每个电路访问逻辑适于：（i）在电路写入周期期间和在电路写入周期之后的空闲周期期间向第一逻辑提供电路写入值，并且当允许另一个电路写入时结束; 和（ii）当允许另一个电路写入时提供默认值; 并且其中所述第一逻辑适于响应于两个连续电路写入值之间的变化而改变所述第一总线的状态。

公开(公告)号：US20080301371A1

公开(公告)日：2008-12-04

申请号：US11570303

申请日：2005-05-31

申请人： Itay Peled ,  Moshe Anschel ,  Yacov Efrat ,  Alon Eldar

发明人： Itay Peled ,  Moshe Anschel ,  Yacov Efrat ,  Alon Eldar

IPC分类号： G06F12/08

CPC分类号： G06F12/0804 ,  G06F12/0842 ,  G06F12/0891

摘要： A memory cache control arrangement for performing a coherency operation on a memory cache comprises a receive processor for receiving an address group indication for an address group comprising a plurality of addresses associated with a main memory. The address group indication may indicate a task identity and an address range corresponding to a memory block of the main memory. A control unit processes each line of a group of cache lines sequentially. Specifically it is determined if each cache line is associated with an address of the address group by evaluating a match criterion. If the match criterion is met, a coherency operation is performed on the cache line. If a conflict exists between the coherency operation and another memory operation the coherency means inhibits the coherency operation. The invention allows a reduced duration of a cache coherency operation. The duration is further independent of the size of the main memory address space covered by the coherency operation.

摘要翻译： 一种用于在存储器高速缓存中执行一致性操作的存储器高速缓存控制装置，包括接收处理器，用于接收包括与主存储器相关联的多个地址的地址组的地址组指示。 地址组指示可以指示对应于主存储器的存储块的任务标识和地址范围。 控制单元依次处理一组高速缓存行的每一行。 具体地说，通过评估匹配标准来确定每个高速缓存行是否与地址组的地址相关联。 如果满足匹配条件，则在高速缓存行上执行一致性操作。 如果在一致性操作和另一个存储器操作之间存在冲突，则相关性意味着禁止一致性操作。 本发明允许缓存一致性操作的持续时间缩短。 持续时间进一步与由一致性操作覆盖的主存储器地址空间的大小无关。

公开(公告)号：US20060069877A1

公开(公告)日：2006-03-30

申请号：US10955220

申请日：2004-09-30

申请人： Kostantin Godin ,  Moshe Anschel ,  Yacov Efrat ,  Zvika Rozenshein ,  Ziv Zamsky

发明人： Kostantin Godin ,  Moshe Anschel ,  Yacov Efrat ,  Zvika Rozenshein ,  Ziv Zamsky

IPC分类号： G06F12/00

CPC分类号： G06F12/0859 ,  G06F12/0862 ,  G06F12/0879 ,  G06F13/28

摘要： Apparatus and method for providing information to a cache module, the apparatus includes: (i) at least one processor, connected to the cache module, for initiating a first and second requests to retrieve, from the cache module, a first and a second data unit; (ii) logic, adapted to receive the requests and determine if the first and second data units are mandatory data units; and (iii) a controller, connected to the cache module, adapted to initiate a single fetch burst if a memory space retrievable during the single fetch burst comprises the first and second mandatory data units, and adapted to initiate multiple fetch bursts if a memory space retrievable during a single fetch burst does not comprise the first and the second mandatory data units.

摘要翻译： 用于向高速缓存模块提供信息的设备和方法包括：（i）连接到高速缓存模块的至少一个处理器，用于发起从缓存模块检索第一和第二数据的第一和第二请求 单元; （ii）适于接收请求并确定第一和第二数据单元是否是强制性数据单元的逻辑; 连接到所述高速缓存模块的控制器，适于在所述单次提取突发期间检索到的存储器空间包括所述第一和第二强制性数据单元时启动单个提取突发，并且如果存储器空间 在单个提取突发期间可检索不包括第一和第二强制数据单元。