公开(公告)号：US5303191A

公开(公告)日：1994-04-12

申请号：US824666

申请日：1992-01-23

申请人： John W. Eagan ,  Scott G. Nogle ,  Ruey J. Yu

发明人： John W. Eagan ,  Scott G. Nogle ,  Ruey J. Yu

IPC分类号： G11C11/413 ,  G11C7/10 ,  G11C8/06 ,  G11C11/407 ,  G11C11/408 ,  G11C11/417 ,  G11C13/00

CPC分类号： G11C7/1084 ,  G11C7/1078 ,  G11C8/06

摘要： A memory (30) includes input buffers (35, 38, 56), decoders (31, 32, 36), and a memory portion (34). The input buffers (35, 38, 56) include a delay circuit (82) which delays at least one transition of an input signal. The delay circuit (82) includes a compensation circuit (250) which compensates the delay circuit (82) for voltage, temperature, and processing variations. In one embodiment, the delay circuit (82) includes a CMOS inverter (102, 103) with an additional transistor (101) coupled between a source of an inverter transistor (102) and a corresponding power supply voltage. The compensation circuit (250) provides a bias voltage to bias a gate of the transistor (101) to determine the delay of the delay circuit (82). The compensation circuit (250) provides the bias voltage as that voltage which biases the transistor (101) to conduct a precision reference current.

摘要翻译： 存储器（30）包括输入缓冲器（35,38,56），解码器（31,32,36）和存储器部分（34）。 输入缓冲器（35,38,56）包括延迟输入信号的至少一个转换的延迟电路（82）。 延迟电路（82）包括补偿电路（250），该补偿电路补偿延迟电路（82）的电压，温度和处理变化。 在一个实施例中，延迟电路（82）包括具有耦合在反相器晶体管（102）的源极和相应的电源电压之间的附加晶体管（101）的CMOS反相器（102,103）。 补偿电路（250）提供偏置电压以偏置晶体管（101）的栅极以确定延迟电路（82）的延迟。 补偿电路（250）提供偏置电压，作为偏置晶体管（101）以传导精确参考电流的电压。

公开(公告)号：US5252862A

公开(公告)日：1993-10-12

申请号：US876253

申请日：1992-04-30

申请人： John W. Eagan

发明人： John W. Eagan

IPC分类号： H03K19/08 ,  H03K19/003 ,  H03K19/0944 ,  H03K19/02

CPC分类号： H03K19/00361 ,  H03K19/09448

摘要： A BICMOS NAND gate (40) has a CMOS NAND gate (41), a bipolar pull-up transistor (47), a bipolar pull-down transistor (48), series connected N-channel transistors (43-45) coupled between the base and collector of pull-down transistor (48), N-channel transistors (42, 46, 49, and 50), and a V.sub.BG generated reference voltage (51). N-channel transistor (46) receives a variable bias voltage provided by transistors 49, 50, and V.sub.BG generated reference voltage (51). At high power supply voltages, N-channel transistor (46) prevents pull-down transistor (48) from becoming saturated when BICMOS NAND gate (40) is operating at high frequency, when an input becomes skewed, or a glitch develops, yet allows for satisfactory operation BICMOS NAND gate (40) at low power supply voltages.

摘要翻译： BICMOS NAND门（40）具有CMOS NAND门（41），双极上拉晶体管（47），双极下拉晶体管（48），串联连接的N沟道晶体管（43-45） 下拉晶体管（48）的基极和集电极，N沟道晶体管（42,46,49和50）以及VBG产生的参考电压（51）。 N沟道晶体管（46）接收由晶体管49,50和VBG产生的参考电压（51）提供的可变偏置电压。 在高电源电压下，当BICMOS NAND门（40）工作在高频时，当输入变得倾斜或发生故障时，N沟道晶体管（46）防止下拉晶体管（48）饱和，但允许 用于在低电源电压下令人满意地操作BICMOS NAND门（40）。