公开(公告)号：US20050055535A1

公开(公告)日：2005-03-10

申请号：US10657797

申请日：2003-09-08

申请人： William Moyer ,  James Norris ,  Philip May ,  Kent Moat ,  Raymond Essick ,  Brian Lucas

发明人： William Moyer ,  James Norris ,  Philip May ,  Kent Moat ,  Raymond Essick ,  Brian Lucas

IPC分类号： G06F9/312 ,  G06F9/318 ,  G06F15/00

CPC分类号： G06F9/30181 ,  G06F9/3001 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/3455

摘要： Various load and store instructions may be used to transfer multiple vector elements between registers in a register file and memory. A cnt parameter may be used to indicate a total number of elements to be transferred to or from memory, and an rcnt parameter may be used to indicate a maximum number of vector elements that may be transferred to or from a single register within a register file. Also, the instructions may use a variety of different addressing modes. The memory element size may be specified independently from the register element size such that source and destination sizes may differ within an instruction. With some instructions, a vector stream may be initiated and conditionally enqueued or dequeued. Truncation or rounding fields may be provided such that source data elements may be truncated or rounded when transferred. Also, source data elements may be sign- or unsigned- extended when transferred.

摘要翻译： 可以使用各种加载和存储指令来在寄存器文件和存储器中的寄存器之间传送多个向量元素。 可以使用cnt参数来指示要传送到存储器或从存储器传送的元素的总数，并且可以使用rcnt参数来指示可以传送到寄存器文件中的单个寄存器的向量元素的最大数量 。 此外，指令可以使用各种不同的寻址模式。 可以独立于寄存器元件大小指定存储器元件大小，使得源和目标大小在指令内可能不同。 通过一些指令，可以启动向量流并有条件地排队或出队。 可以提供截断或舍入字段，使得源数据元素在被传送时可以被截断或舍入。 此外，源数据元素在传输时可以是符号或无符号扩展的。

公开(公告)号：US20060112229A1

公开(公告)日：2006-05-25

申请号：US10993972

申请日：2004-11-19

申请人： Kent Moat ,  Raymond Essick ,  Philip May ,  James Norris

发明人： Kent Moat ,  Raymond Essick ,  Philip May ,  James Norris

IPC分类号： G06F12/00

CPC分类号： G06F12/0862 ,  G06F12/126

摘要： A cache for storing data elements is disclosed. The cache includes a cache memory having one or more lines and one or more cache line counters, each associated with a line of the cache memory. In operation, a cache line counter of the one or more of cache line counters is incremented when a request is received to prefetch a data element into the cache memory and is decremented when the data element is consumed. Optionally, one or more reference queues may be used to store the locations of data elements in the cache memory. In one embodiment, data cannot be evicted from cache lines unless the associated cache line counters indicate that the prefetched data has been consumed.

摘要翻译： 公开了一种用于存储数据元素的缓存。 高速缓存包括具有一行或多行和一个或多个高速缓存行计数器的高速缓冲存储器，每个缓存行计数器与高速缓冲存储器的一行相关联。 在操作中，当接收到请求以将数据元素预取到高速缓冲存储器中时，高速缓存行计数器中的一个或多个的高速缓存行计数器递增，并且当数据元素被消耗时递减。 可选地，可以使用一个或多个参考队列来存储高速缓冲存储器中的数据元素的位置。 在一个实施例中，除非相关联的高速缓存行计数器指示预取的数据已被消耗，否则数据不能从高速缓存行逐出。

公开(公告)号：US20050050297A1

公开(公告)日：2005-03-03

申请号：US10652137

申请日：2003-08-29

申请人： Raymond Essick ,  Kent Moat

发明人： Raymond Essick ,  Kent Moat

IPC分类号： G06F12/08 ,  G06F12/10

CPC分类号： G06F12/1036 ,  Y02D10/13

摘要： A bus filter and filtering method for translating between virtual and physical memory addresses. The bus filter may be used to couple a processing device, such as an accelerator, to a system having a core processor and an external memory unit coupled by a bus. The bus filter includes a first bus interface connected to the system bus for receiving a virtual memory address and a second interface connected to the system bus for transmitting a physical memory address. An address translation unit, such as a translation lookaside buffer, determines the physical memory address from the virtual memory address.

摘要翻译： 一种用于在虚拟和物理内存地址之间进行转换的总线过滤器和过滤方法。 总线滤波器可以用于将诸如加速器的处理装置耦合到具有通过总线耦合的核心处理器和外部存储器单元的系统。 总线滤波器包括连接到系统总线的用于接收虚拟存储器地址的第一总线接口和连接到系统总线的用于发送物理存储器地址的第二接口。 诸如翻译后备缓冲器的地址转换单元从虚拟存储器地址确定物理存储器地址。

公开(公告)号：US20070083729A1

公开(公告)日：2007-04-12

申请号：US11247425

申请日：2005-10-11

申请人： Kent Moat ,  Raymond Essick ,  Michael Schuette

发明人： Kent Moat ,  Raymond Essick ,  Michael Schuette

IPC分类号： G06F12/00

CPC分类号： G06F9/345 ,  G06F9/3455

摘要： A method for generating a sequence of memory addresses for a multi-dimensional data structure and an address generation unit are disclosed. The address generation unit includes an ADDRESS register, a STRIDE register, and a plurality skip generators, each having SKIP, SPAN and COUNT registers. An address value is initialized to a first address and each COUNT register is initialized. For each address of the sequence an address value is output and a stride value is added to the address value. For each dimension of the data structure the COUNT register associated with the dimension is updated as each address is generated. For all dimensions, when the COUNT register value becomes zero, the skip value associated with the dimension is added to the address value and its COUNT register is reset to a specified value.

摘要翻译： 公开了一种用于生成多维数据结构和地址生成单元的存储器地址序列的方法。 地址生成单元包括地址寄存器，STRIDE寄存器和多个跳过发生器，每个具有SKIP，SPAN和COUNT寄存器。 地址值被初始化为第一个地址，并且每个COUNT寄存器被初始化。 对于序列的每个地址，输出地址值，并将stride值添加到地址值。 对于数据结构的每个维度，与维度相关联的COUNT寄存器随着生成每个地址而被更新。 对于所有维度，当COUNT寄存器值为零时，与维度相关联的跳过值将添加到地址值，并将其COUNT寄存器重置为指定值。

公开(公告)号：US20050071835A1

公开(公告)日：2005-03-31

申请号：US10993971

申请日：2004-11-19

申请人： Raymond Essick ,  Brian Lucas

发明人： Raymond Essick ,  Brian Lucas

IPC分类号： G06F9/45

CPC分类号： G06F9/3001 ,  G06F9/3842

摘要： A method and apparatus for performing pipelined computations that include cross-iteration computations. The apparatus includes a functional unit having at least one input and an output, each input being operable to receive an input data value and an associated input data validity tag indicative of the validity of the input data value and the output being operable to provide an output data value and an associated output data validity tag indicative of the validity of the output data value. The first functional unit is operable in a first mode in which an output data value from the first functional unit is valid if all of the input data values are valid, and in a second mode in which the output data value from the first functional unit is valid if any of the input data values is valid.

摘要翻译： 一种用于执行包括交叉迭代计算的流水线计算的方法和装置。 该装置包括具有至少一个输入和输出的功能单元，每个输入可操作以接收输入数据值和指示输入数据值的有效性的相关联的输入数据有效标签，并且该输出可操作以提供输出 数据值和指示输出数据值的有效性的相关联的输出数据有效性标签。 第一功能单元可以在第一模式中操作，其中如果所有输入数据值都有效，来自第一功能单元的输出数据值有效，并且在第二模式中，来自第一功能单元的输出数据值 任何输入数据值有效时有效。