公开(公告)号：US06418489B1

公开(公告)日：2002-07-09

申请号：US09488368

申请日：2000-01-18

申请人： Kristen L. Mason ,  Gary R. Morrison ,  Jeffrey M. Polega ,  Donald L. Tietjen ,  Frank C. Galloway ,  Charles Edward Nuckolls ,  Jennifer L. McKeown ,  Robert Bradford Cohen

发明人： Kristen L. Mason ,  Gary R. Morrison ,  Jeffrey M. Polega ,  Donald L. Tietjen ,  Frank C. Galloway ,  Charles Edward Nuckolls ,  Jennifer L. McKeown ,  Robert Bradford Cohen

IPC分类号： G06F1328

CPC分类号： G06F13/28

摘要： Direct memory access controller (DMA) (2) adapted to directly execute C language style FOR tasks, where the FOR task includes a movement of a data element from a first location to a second location in memory, and the movement is controlled by a master DMA engine (MDE) (6). A master DMA engine (MDE) (6) includes a top level state machine (52) to coordinate a context save state machine (54), a parse state machine (56), and a running state machine (58). An loop control descriptor (LCD) queue (74) and a data routing descriptor (DRD) cache store information. The LCD queue allows pipelining of descriptor parsing, while the DRD cache avoids refetching of DRDs on reentry of loops.

摘要翻译： 直接存储器访问控制器（DMA）（2），其适于直接执行C语言风格的FOR任务，其中，所述FOR任务包括数据元素从存储器中的第一位置移动到第二位置，并且移动由主控制器 DMA引擎（MDE）（6）。 主DMA引擎（MDE）（6）包括协调上下文保存状态机（54）的顶级状态机（52），解析状态机（56）和运行状态机（58）。 循环控制描述符（LCD）队列（74）和数据路由描述符（DRD）缓存存储信息。 LCD队列允许流水线描述符解析，而DRD缓存避免在循环重入时重新引导DRD。

公开(公告)号：US06421744B1

公开(公告)日：2002-07-16

申请号：US09426009

申请日：1999-10-25

申请人： Gary R. Morrison ,  Kristen L. Mason ,  Frank C. Galloway ,  Charles E. Nuckolls ,  Jennifer L. McKeown ,  Jeffrey M. Polega ,  Donald L. Tietjen

发明人： Gary R. Morrison ,  Kristen L. Mason ,  Frank C. Galloway ,  Charles E. Nuckolls ,  Jennifer L. McKeown ,  Jeffrey M. Polega ,  Donald L. Tietjen

IPC分类号： G06F928

CPC分类号： G06F13/28

摘要： Direct memory access controller (DMAC) (54) adapted to directly execute C language style FOR tasks assigned by a processor (70), where the FOR task includes a movement of a data element from a first location to a second location in memory. The DMAC includes multiple execution units (EUs) (88, 90, 92), each to perform an arithmetic or logical operation, and a FOR task controller (80, 82, 86) to perform the data movement. The FOR task controller selects the operation to be performed by the EU. In one embodiment, the FOR task is made up of C language type FOR loops, where descriptors identify the control and body of the loop. The descriptors identify the source of operands for an EU, and the source may be changed within a FOR task. A descriptor specifies a function code for an EU and may specify multiple sets of operands for the EU.

摘要翻译： 直接存储器访问控制器（DMAC）（54），其适于直接执行由处理器（70）分配的C语言风格的FOR任务，其中所述FOR任务包括数据元素从存储器中的第一位置移动到第二位置。 DMAC包括执行算术或逻辑运算的多个执行单元（EU）（88,90,92）和用于执行数据移动的FOR任务控制器（80,82,86）。 FOR任务控制器选择由欧盟执行的操作。 在一个实施例中，FOR任务由C语言类型的FOR循环组成，其中描述符标识循环的控制和主体。 描述符标识了EU的操作数来源，并且可以在FOR任务中更改源。 描述符指定EU的功能代码，并且可以指定EU的多组操作数。

公开(公告)号：US06675235B1

公开(公告)日：2004-01-06

申请号：US09488363

申请日：2000-01-18

申请人： Frank C. Galloway ,  Kristen L. Mason ,  Gary R. Morrison ,  Charles Edward Nuckolls ,  Jennifer L. McKeown

发明人： Frank C. Galloway ,  Kristen L. Mason ,  Gary R. Morrison ,  Charles Edward Nuckolls ,  Jennifer L. McKeown

IPC分类号： G06F1314

CPC分类号： G06F13/28

摘要： An execution unit (2) interface protocol allowing flow-through of data, where a function is specified once and the execution unit performs the function for multiple sets of input data. Function execution is pipelined through the execution unit, where an input unit (6) stores information, while a function logic unit (4) processes data and an output unit (8) holds results to be output. The execution unit (2) allows for data rate distortion, in applications such as data compression, where the amount of data received is different from the amount of data generated as output.

摘要翻译： 执行单元（2）允许数据流通的接口协议，其中指定一次功能，并且执行单元执行多组输入数据的功能。 在功能逻辑单元（4）处理数据的同时，输入单元（6）存储信息的执行单元进行功能执行，输出单元（8）保存要输出的结果。 执行单元（2）在诸如数据压缩的应用中允许数据速率失真，其中所接收的数据量不同于作为输出生成的数据量。

公开(公告)号：US06581086B1

公开(公告)日：2003-06-17

申请号：US09488366

申请日：2000-01-18

申请人： Gary R. Morrison ,  Charles Edward Nuckolls

发明人： Gary R. Morrison ,  Charles Edward Nuckolls

IPC分类号： G06F738

CPC分类号： G06F13/28

摘要： A multiply and accumulate (MAC) unit (52) having a multiplier (54) and an adder (56) for providing a calculated result of a MAC operation, an accumulator (58) for storing the calculated result, and a scaler unit (60) for selecting a subset of the calculated result stored in the accumulator. The scaler unit receives information defining the subset as a predetermined number of contiguous bits and defining the location of the bits with respect to a radix point. In response to a detected error in the selection of the subset, the scaler unit selects a second subset, where the second subset also has a predetermined number of contiguous bits having a different location with respect to the radix point:

摘要翻译： 具有用于提供计算的MAC操作结果的乘法器（54）和加法器（56）的乘法和累加（MAC）单元（52），用于存储计算结果的累加器（58）和缩放器单元 ），用于选择存储在累加器中的计算结果的子集。 缩放器单元接收定义该子集的信息作为预定数量的连续位，并定义相对于小数点的位的位置。 响应于子集选择中的检测到的错误，缩放器单元选择第二子集，其中第二子集还具有相对于小数点具有不同位置的预定数量的连续比特：

公开(公告)号：US06542940B1

公开(公告)日：2003-04-01

申请号：US09488367

申请日：2000-01-18

申请人： Gary R. Morrison ,  Peter J. Myers ,  Charles Edward Nuckolls

发明人： Gary R. Morrison ,  Peter J. Myers ,  Charles Edward Nuckolls

IPC分类号： G06F1328

CPC分类号： G06F13/28

摘要： Method for maintaining an execution interval for a task requestor to a DMA. A timer is provided with two counters, one (34) to maintain the execution interval and the second (32) to track the execution time of a task in the DMA. Each task has a predetermined execution time allowance. A task acknowledge (TACK) signal enables the tracking. A task request signal (TREQ) is generated during each execution interval until the execution time allowance is completed. The length of the second counter is less than the first counter. In one embodiment, if the first counter expires before the execution time allowance is completed, a task error signal (TERR) is illustrated.

摘要翻译： 用于将任务请求者的执行间隔维持到DMA的方法。 一个定时器配有两个计数器，一个（34）保持执行间隔，第二个（32）跟踪DMA中任务的执行时间。 每个任务具有预定的执行时间余量。 任务确认（TACK）信号使能跟踪。 在每个执行间隔期间生成任务请求信号（TREQ），直到执行时间容限完成。 第二个计数器的长度小于第一个计数器。 在一个实施例中，如果第一计数器在执行时间容许完成之前到期，则示出了任务错误信号（TERR）。

公开(公告)号：US20120047351A1

公开(公告)日：2012-02-23

申请号：US12858599

申请日：2010-08-18

申请人： Gary R. Morrison ,  William C. Moyer

发明人： Gary R. Morrison ,  William C. Moyer

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30145 ,  G06F11/1405 ,  G06F11/1479 ,  G06F11/1497 ,  G06F11/1629

摘要： A method includes: decoding an instruction a first time to obtain a first decoded instruction; decoding the instruction a second time to obtain a second decoded instruction; comparing at least a portion of the first decoded instruction to at least a portion of the second decoded instruction; and when the at least a portion of the first decoded instruction matches the at least a portion of the second decoded instruction, executing the instruction.

摘要翻译： 一种方法包括：第一次解码指令以获得第一解码指令; 第二次对指令进行解码以获得第二解码指令; 将所述第一解码指令的至少一部分与所述第二解码指令的至少一部分进行比较; 并且当所述第一解码指令的至少一部分与所述第二解码指令的所述至少一部分匹配时，执行所述指令。

公开(公告)号：US20110239070A1

公开(公告)日：2011-09-29

申请号：US12748108

申请日：2010-03-26

申请人： Gary R. Morrison

发明人： Gary R. Morrison

IPC分类号： G01R31/3177 ,  G06F13/24 ,  G06F12/08 ,  G06F11/25 ,  H03M13/00 ,  G06F11/07

CPC分类号： G06F11/2236

摘要： A method of testing a processing includes performing a test of at least one logic block of a processor of a data processing system; receiving an interrupt; stopping the performing the test for the processor to respond to the interrupt, wherein the stopping the performing the test includes storing test data of the test to a memory prior to the processor responding to the interrupt; and after the processor responds to the interrupt, resuming performing the test, wherein the resuming performing the test includes retrieving the test data from the memory and using the retrieved test data for the resuming performing the test.

摘要翻译： 一种测试处理的方法包括执行数据处理系统的处理器的至少一个逻辑块的测试; 接收中断; 停止对处理器执行测试以响应中断，其中停止执行测试包括在处理器响应中断之前将测试的测试数据存储到存储器; 并且在处理器响应中断之后，恢复执行测试，其中执行测试的恢复包括从存储器检索测试数据并使用检索的测试数据来恢复执行测试。

公开(公告)号：US09104403B2

公开(公告)日：2015-08-11

申请号：US12858599

申请日：2010-08-18

申请人： Gary R. Morrison ,  William C. Moyer

发明人： Gary R. Morrison ,  William C. Moyer

IPC分类号： G06F15/00 ,  G06F9/30 ,  G06F9/40 ,  G06F11/14 ,  G06F11/16

CPC分类号： G06F9/30145 ,  G06F11/1405 ,  G06F11/1479 ,  G06F11/1497 ,  G06F11/1629

摘要： A method includes: decoding an instruction a first time to obtain a first decoded instruction; decoding the instruction a second time to obtain a second decoded instruction; comparing at least a portion of the first decoded instruction to at least a portion of the second decoded instruction; and when the at least a portion of the first decoded instruction matches the at least a portion of the second decoded instruction, executing the instruction.

摘要翻译： 一种方法包括：第一次解码指令以获得第一解码指令; 第二次对指令进行解码以获得第二解码指令; 将所述第一解码指令的至少一部分与所述第二解码指令的至少一部分进行比较; 并且当所述第一解码指令的至少一部分与所述第二解码指令的所述至少一部分匹配时，执行所述指令。

公开(公告)号：US08312331B2

公开(公告)日：2012-11-13

申请号：US12425101

申请日：2009-04-16

申请人： Gary R. Morrison

发明人： Gary R. Morrison

IPC分类号： G11C29/00

CPC分类号： G11C29/52 ,  G11C2029/0409

摘要： A method of testing a memory includes generating a plurality of addresses, such as a test address, accessing contents of each of the plurality of addresses and storing them in storage circuitry, performing a test on the plurality of addresses, accessing the memory test circuitry by sending an access address to snooping circuitry, determining if the access address matches at least one of the plurality of addresses and generating at least one hit indicator in response thereto, generating a snoop miss indicator, determining if the snoop miss indicator indicates a miss, if the snoop miss indicator indicates a miss, accessing the memory in response to the access address, and if the snoop miss indicator does not indicate a miss, either storing snooped data from a interconnect master to a selected portion of the storage circuitry or reading the snooped data from the selected portion of the storage circuitry to the interconnect master.

摘要翻译： 一种测试存储器的方法包括生成多个地址，例如测试地址，访问多个地址中的每一个的内容，并将它们存储在存储电路中，对多个地址进行测试，对存储器测试电路进行访问 向所述窥探电路发送访问地址，确定所述访问地址是否与所述多个地址中的至少一个匹配，并响应于此产生至少一个命中指示符，生成窥探未命中指示符，确定所述窥探错失指示符是否指示遗漏，如果 侦听小命中指示符指示错误，响应于访问地址访问存储器，并且如果窥探缺失指示符不指示未命中，则将来自互连主机的窥探数据存储到存储电路的选定部分或读取被窥探 从存储电路的选定部分到互连主机的数据。

公开(公告)号：US5455917A

公开(公告)日：1995-10-03

申请号：US384346

申请日：1995-02-01

申请人： James E. Holeman ,  Robert R. Teisberg ,  Gary R. Morrison ,  David T. Heron ,  Jeffrey A. Boyd

发明人： James E. Holeman ,  Robert R. Teisberg ,  Gary R. Morrison ,  David T. Heron ,  Jeffrey A. Boyd

IPC分类号： G06F13/364 ,  H04L12/56 ,  G06F13/14 ,  H04Q11/04

CPC分类号： G06F13/364 ,  H04L12/56

摘要： A data communication system embodying an apparatus and a method provides simultaneous paths between a plurality of transmit ports and a plurality of receive ports for transmitting therebetween data identifying their destination receive ports. Such data are signals which are constructed in accordance with a standard serial protocol for frame element communication, such as HDLC (High-level Data Link Control). The system is assembled in a chassis containing a backplane and multiple cards having transmit and receive ports through which the cards couple the backplane. The system includes: a receiver of data transmitted by a source transmit port, a recognizer of the destination receive port identified by the received data, a determiner of the availability of the recognized destination receive port, a connector of a path between the source transmit port and the destination receive port in response to a determination that the recognized destination receive port is available, and a transmitter of the received data to the destination receive port through the connected path.

摘要翻译： 体现装置和方法的数据通信系统提供多个发送端口和多个接收端口之间的同时路径，用于在其间传输识别其目的地接收端口的数据。 这样的数据是根据用于帧单元通信的标准串行协议（例如HDLC（高级数据链路控制））构成的信号。 该系统组装在包含背板的机箱中，并且具有多个具有发送和接收端口的卡，卡通过卡连接背板。 该系统包括：由源发送端口发送的数据的接收器，由接收的数据标识的目的地接收端口的识别器，识别的目的地接收端口的可用性的确定器，源发送端口之间的路径的连接器 以及响应于所识别的目的地接收端口可用的确定的目的地接收端口，以及通过所连接的路径将接收到的数据的发送器发送到目的地接收端口。