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    Memory device with read data from different banks
    3.
    发明申请
    Memory device with read data from different banks 有权
    具有来自不同银行的读取数据的存储器件

    公开(公告)号：US20070223264A1

    公开(公告)日：2007-09-27

    申请号：US11388464

    申请日：2006-03-24

    申请人： Kuljit S. Bains ,  John Halbert

    发明人： Kuljit S. Bains ,  John Halbert

    IPC分类号： G11C5/06

    CPC分类号： G11C8/12

    摘要： In some embodiments, a chip includes at least four groups of memory banks and at least four groups of output conductors wherein each group of output conductors corresponds to a different one of the groups of memory banks. The chip also includes circuitry to perform a read operation by providing read data from at least one of the banks of each of the groups of memory banks to its corresponding group of output conductors. Other embodiments are described.

    摘要翻译： 在一些实施例中，芯片包括至少四组存储器组和至少四组输出导体，其中每组输出导体对应于存储器组组中的不同组。 芯片还包括通过将存储器组中的每一组的至少一个存储体的读取数据提供给其对应的输出导体组来执行读取操作的电路。 描述其他实施例。

    Common memory device for variable device width and scalable pre-fetch and page size
    4.
    发明授权
    Common memory device for variable device width and scalable pre-fetch and page size 有权
    用于可变设备宽度和可扩展预取和页面大小的通用存储设备

    公开(公告)号：US07957216B2

    公开(公告)日：2011-06-07

    申请号：US12241192

    申请日：2008-09-30

    申请人： Kuljit S. Bains ,  John Halbert

    发明人： Kuljit S. Bains ,  John Halbert

    IPC分类号： G11C8/00

    CPC分类号： G11C8/12 ,  G11C7/1021 ,  G11C7/1045 ,  G11C11/4096 ,  G11C2207/107 ,  G11C2207/108

    摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for a common memory device for variable device width and scalable pre-fetch and page size. In some embodiments, a common memory device (such as a DRAM) can operate in any of a number of modes including, for example, a x4 mode, a x8 mode, and a x16 mode. The page size provided by the DRAM may vary depending on the mode of the DRAM. In some embodiments, the amount of data pre-fetched by the DRAM also varies depending on the mode of the DRAM.

    摘要翻译： 本发明的实施例通常涉及用于可变设备宽度和可缩放预取和页面大小的公共存储器设备的系统，方法和设备。 在一些实施例中，公共存储器件（例如DRAM）可以以包括例如x4模式，x8模式和x16模式在内的多种模式中的任何一种工作。 由DRAM提供的页面大小可以根据DRAM的模式而变化。 在一些实施例中，由DRAM预取的数据量也根据DRAM的模式而变化。

    Techniques to map cache data to memory arrays
    5.
    发明授权
    Techniques to map cache data to memory arrays 失效
    将缓存数据映射到存储器阵列的技术

    公开(公告)号：US06954822B2

    公开(公告)日：2005-10-11

    申请号：US10211680

    申请日：2002-08-02

    申请人： Kuljit S. Bains ,  Herbert Hum ,  John Halbert

    发明人： Kuljit S. Bains ,  Herbert Hum ,  John Halbert

    IPC分类号： G06F12/08 ,  G06F12/00

    CPC分类号： G06F12/0864 ,  G06F12/0893 ,  G06F2212/3042

    摘要： Methods and apparatuses for mapping cache contents to memory arrays. In one embodiment, an apparatus includes a processor portion and a cache controller that maps the cache ways to memory banks. In one embodiment, each bank includes data from one cache way. In another embodiment, each bank includes data from each way. In another embodiment, memory array banks contain data corresponding to sequential cache lines.

    摘要翻译： 将缓存内容映射到存储器阵列的方法和装置。 在一个实施例中，一种装置包括处理器部分和将高速缓存路径映射到存储体的高速缓存控制器。 在一个实施例中，每个存储体包括来自一个缓存方式的数据。 在另一个实施例中，每个存储体包括来自每个方式的数据。 在另一个实施例中，存储器阵列组包含对应于顺序高速缓存线的数据。

    Common memory device for variable device width and scalable pre-fetch and page size
    6.
    发明授权
    Common memory device for variable device width and scalable pre-fetch and page size 有权
    用于可变设备宽度和可扩展预取和页面大小的通用存储设备

    公开(公告)号：US08238189B2

    公开(公告)日：2012-08-07

    申请号：US13096137

    申请日：2011-04-28

    申请人： Kuljit S. Bains ,  John Halbert

    发明人： Kuljit S. Bains ,  John Halbert

    IPC分类号： G11C8/00

    CPC分类号： G11C8/12 ,  G11C7/1021 ,  G11C7/1045 ,  G11C11/4096 ,  G11C2207/107 ,  G11C2207/108

    摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for a common memory device for variable device width and scalable pre-fetch and page size. In some embodiments, a common memory device (such as a DRAM) can operate in any of a number of modes including, for example, a ×4 mode, a ×8 mode, and a ×16 mode. The page size provided by the DRAM may vary depending on the mode of the DRAM. In some embodiments, the amount of data pre-fetched by the DRAM also varies depending on the mode of the DRAM.

    摘要翻译： 本发明的实施例通常涉及用于可变设备宽度和可缩放预取和页面大小的公共存储器设备的系统，方法和设备。 在一些实施例中，公共存储器件（例如DRAM）可以以包括例如×4模式，×8模式和×16模式在内的多种模式中的任何一种工作。 由DRAM提供的页面大小可以根据DRAM的模式而变化。 在一些实施例中，由DRAM预取的数据量也根据DRAM的模式而变化。

    COMMON MEMORY DEVICE FOR VARIABLE DEVICE WIDTH AND SCALABLE PRE-FETCH AND PAGE SIZE
    7.
    发明申请
    COMMON MEMORY DEVICE FOR VARIABLE DEVICE WIDTH AND SCALABLE PRE-FETCH AND PAGE SIZE 有权
    用于可变器件宽度和可扩展前置电流和页面大小的通用存储器件

    公开(公告)号：US20110261636A1

    公开(公告)日：2011-10-27

    申请号：US13096137

    申请日：2011-04-28

    申请人： Kuljit S. Bains ,  John Halbert

    发明人： Kuljit S. Bains ,  John Halbert

    IPC分类号： G11C8/18

    CPC分类号： G11C8/12 ,  G11C7/1021 ,  G11C7/1045 ,  G11C11/4096 ,  G11C2207/107 ,  G11C2207/108

    摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for a common memory device for variable device width and scalable pre-fetch and page size. In some embodiments, a common memory device (such as a DRAM) can operate in any of a number of modes including, for example, a ×4 mode, a ×8 mode, and a ×16 mode. The page size provided by the DRAM may vary depending on the mode of the DRAM. In some embodiments, the amount of data pre-fetched by the DRAM also varies depending on the mode of the DRAM.

    摘要翻译： 本发明的实施例通常涉及用于可变设备宽度和可缩放预取和页面大小的公共存储器设备的系统，方法和设备。 在一些实施例中，公共存储器件（例如DRAM）可以以包括例如×4模式，×8模式和×16模式在内的多种模式中的任何一种工作。 由DRAM提供的页面大小可以根据DRAM的模式而变化。 在一些实施例中，由DRAM预取的数据量也根据DRAM的模式而变化。

    High speed DRAM cache architecture
    8.
    发明授权
    High speed DRAM cache architecture 有权
    高速DRAM缓存架构

    公开(公告)号：US07350016B2

    公开(公告)日：2008-03-25

    申请号：US11329994

    申请日：2006-01-10

    申请人： Kuljit S. Bains ,  Herbert Hum ,  John Halbert

    发明人： Kuljit S. Bains ,  Herbert Hum ,  John Halbert

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0893 ,  G06F12/0864 ,  G06F12/0882

    摘要： A high speed DRAM cache architecture. One disclosed embodiment includes a multiplexed bus interface to interface with a multiplexed bus. A cache control circuit drives a row address portion of an address on the multiplexed bus interface and a command to open a memory page containing data for a plurality of ways. The cache control circuit subsequently drives a column address including at least a way indicator to the multiplexed bus interface.

    摘要翻译： 高速DRAM缓存架构。 一个公开的实施例包括与多路复用总线接口的多路复用总线接口。 高速缓存控制电路驱动复用总线接口上的地址的行地址部分，以及打开包含多路数据的存储器页的命令。 高速缓存控制电路随后将包括至少一路指示符的列地址驱动到多路复用的总线接口。

    High speed DRAM cache architecture
    9.
    发明授权
    High speed DRAM cache architecture 有权
    高速DRAM缓存架构

    公开(公告)号：US07054999B2

    公开(公告)日：2006-05-30

    申请号：US10210908

    申请日：2002-08-02

    申请人： Kuljit S. Bains ,  Herbert Hum ,  John Halbert

    发明人： Kuljit S. Bains ,  Herbert Hum ,  John Halbert

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0893 ,  G06F12/0864 ,  G06F12/0882

    摘要： A high speed DRAM cache architecture. One disclosed embodiment includes a multiplexed bus interface to interface with a multiplexed bus. A cache control circuit drives a row address portion of an address on the multiplexed bus interface and a command to open a memory page containing data for a plurality of ways. The cache control circuit subsequently drives a column address including at least a way indicator to the multiplexed bus interface.

    摘要翻译： 高速DRAM缓存架构。 一个公开的实施例包括与多路复用总线接口的多路复用总线接口。 高速缓存控制电路驱动复用总线接口上的地址的行地址部分，以及打开包含多路数据的存储器页的命令。 高速缓存控制电路随后将包括至少一路指示符的列地址驱动到多路复用总线接口。