-
1.发明授权Circuits and methods for dual redundant register files with error detection and correction mechanisms 有权具有错误检测和校正机制的双冗余寄存器文件的电路和方法公开(公告)号：US08397133B2
公开(公告)日：2013-03-12
申请号：US12626488
申请日：2009-11-25
IPC分类号： G06F11/00
CPC分类号： G06F11/183 , G06F9/3867 , G06F11/1008 , G06F11/1407 , G06F11/1629 , G06F12/0802 , G06F12/1027
摘要： Embodiments of circuits and method for dual redundant register files with error detection and correction mechanisms are described herein. Other embodiments and related examples are also described herein.
摘要翻译： 本文描述了具有错误检测和校正机制的双重冗余寄存器文件的电路和方法的实施例。 本文还描述了其它实施例和相关示例。
-
2.发明申请Circuits And Methods For Dual Redundant Register Files With Error Detection And Correction Mechanisms 有权具有错误检测和校正机制的双冗余寄存器文件的电路和方法公开(公告)号：US20100269022A1
公开(公告)日：2010-10-21
申请号：US12626488
申请日：2009-11-25
CPC分类号： G06F11/183 , G06F9/3867 , G06F11/1008 , G06F11/1407 , G06F11/1629 , G06F12/0802 , G06F12/1027
摘要： Embodiments of circuits and method for dual redundant register files with error detection and correction mechanisms are described herein. Other embodiments and related examples are also described herein.
摘要翻译： 本文描述了具有错误检测和校正机制的双重冗余寄存器文件的电路和方法的实施例。 本文还描述了其它实施例和相关示例。
-
3.发明申请公开(公告)号：US20100269018A1
公开(公告)日：2010-10-21
申请号：US12626479
申请日：2009-11-25
申请人： Lawrence T. Clark , Dan W. Patterson , Xiaoyin Yao
发明人： Lawrence T. Clark , Dan W. Patterson , Xiaoyin Yao
CPC分类号： G06F11/183 , G06F9/3867 , G06F11/1008 , G06F11/1407 , G06F11/1629 , G06F12/0802 , G06F12/1027
摘要： Embodiments of circuits and methods for circuits for the detection of soft errors in cache memories are described herein. Other embodiments and related methods and examples are also described herein.
摘要翻译： 本文描述了用于检测高速缓冲存储器中的软错误的电路的电路和方法的实施例。 本文还描述了其它实施例和相关方法和示例。
-
4.发明授权公开(公告)号：US08397130B2
公开(公告)日：2013-03-12
申请号：US12626479
申请日：2009-11-25
申请人： Lawrence T. Clark , Dan W. Patterson , Xiaoyin Yao
发明人： Lawrence T. Clark , Dan W. Patterson , Xiaoyin Yao
IPC分类号： G11C29/00
CPC分类号： G06F11/183 , G06F9/3867 , G06F11/1008 , G06F11/1407 , G06F11/1629 , G06F12/0802 , G06F12/1027
摘要： Embodiments of circuits and methods for circuits for the detection of soft errors in cache memories are described herein. Other embodiments and related methods and examples are also described herein.
摘要翻译： 本文描述了用于检测高速缓冲存储器中的软错误的电路的电路和方法的实施例。 本文还描述了其它实施例和相关方法和示例。
-
公开(公告)号：US06976117B2
公开(公告)日：2005-12-13
申请号：US10218853
申请日：2002-08-13
CPC分类号： G06F12/1045
摘要： A processor system having cache array for storing virtual tag information and physical tag information and corresponding comparators associated with the array to determine cache-hits. Information from the virtual tag array and the physical tag array may be accessed together.
摘要翻译： 具有用于存储虚拟标签信息和物理标签信息的高速缓存阵列的处理器系统以及与该阵列相关联的对应的比较器以确定高速缓存命中。 可以一起访问来自虚拟标签阵列和物理标签阵列的信息。
-
6.发明授权Circuits and methods for processors with multiple redundancy techniques for mitigating radiation errors 有权具有多种冗余技术的处理器的电路和方法，用于减轻辐射误差公开(公告)号：US08489919B2
公开(公告)日：2013-07-16
申请号：US12626495
申请日：2009-11-25
IPC分类号： G06F11/00
CPC分类号： G06F11/183 , G06F9/3867 , G06F11/1008 , G06F11/1407 , G06F11/1629 , G06F12/0802 , G06F12/1027
摘要： Embodiments of circuits for processors with multiple redundancy techniques for mitigating radiation errors are described herein. Other embodiments and related methods and examples are also described herein.
摘要翻译： 这里描述了用于具有用于减轻辐射误差的多重冗余技术的处理器的电路的实施例。 本文还描述了其它实施例和相关方法和示例。
-
7.发明申请Circuits And Methods For Processors With Multiple Redundancy Techniques For Mitigating Radiation Errors 有权用于减少辐射误差的多重冗余技术的处理器的电路和方法公开(公告)号：US20100268987A1
公开(公告)日：2010-10-21
申请号：US12626495
申请日：2009-11-25
CPC分类号： G06F11/183 , G06F9/3867 , G06F11/1008 , G06F11/1407 , G06F11/1629 , G06F12/0802 , G06F12/1027
摘要： Embodiments of circuits for processors with multiple redundancy techniques for mitigating radiation errors are described herein. Other embodiments and related methods and examples are also described herein.
摘要翻译： 这里描述了用于具有用于减轻辐射误差的多重冗余技术的处理器的电路的实施例。 本文还描述了其它实施例和相关方法和示例。
-
公开(公告)号：US06792563B1
公开(公告)日：2004-09-14
申请号：US09561845
申请日：2000-04-28
IPC分类号： G06F1100
CPC分类号： G06F11/364
摘要： An electronic component for failure detection and analysis of bus activity comprises configuration circuitry, a buffer, and read circuitry. The configuration circuitry, the buffer, the read circuitry and the bus being tracked are on the same die. The configuration circuitry identifies one or more modes, one or more triggers, and one or more responses associated with the triggers. The buffer stores transactions on a bus according to the configuration circuitry. The read circuitry reads data from the buffer. A method of tracking bus activity comprises configuring a bus activity tracking component; monitoring an interface for a trigger event; and performing associated responses upon the occurrence of the trigger event.
摘要翻译： 用于故障检测和总线活动分析的电子部件包括配置电路，缓冲器和读取电路。 被跟踪的配置电路，缓冲器，读取电路和总线位于同一芯片上。 配置电路识别一个或多个模式，一个或多个触发器以及与触发器相关联的一个或多个响应。 缓冲器根据配置电路在总线上存储事务。 读取电路从缓冲器读取数据。 跟踪总线活动的方法包括配置总线活动跟踪组件; 监视触发事件的界面; 以及在触发事件发生时执行相关联的响应。
-
公开(公告)号：US06731282B2
公开(公告)日：2004-05-04
申请号：US09885623
申请日：2001-06-19
IPC分类号： G06T1100
CPC分类号： G06T1/60
摘要： A system and method for parallel rendering of images are described. Image information is stored into at least one buffer for display on a plurality of display modules. A predetermined number of image units from said image information are mapped to each display module of said plurality of display modules.
-
公开(公告)号：US06549984B1
公开(公告)日：2003-04-15
申请号：US08992200
申请日：1997-12-17
申请人： Dan W. Patterson , Stephen H. Hunt
发明人： Dan W. Patterson , Stephen H. Hunt
IPC分类号： G06F1200
CPC分类号： G06F12/0831 , G06F12/0811
摘要： An apparatus and method are disclosed for providing concurrent access to first storage area and a second storage area. According to one embodiment, a device includes the first storage area. The device and the second storage area are both coupled to a first bus and are coupled together by a dedicated second bus. According to one embodiment, a snoop operation on the first storage area be preferred concurrently with a snoop operation on the second storage area.
摘要翻译： 公开了一种用于提供对第一存储区域和第二存储区域的并发访问的装置和方法。 根据一个实施例，一种设备包括第一存储区域。 设备和第二存储区域都耦合到第一总线并且通过专用的第二总线耦合在一起。 根据一个实施例，在第一存储区域上的窥探操作优选地与第二存储区域上的窥探操作同时进行。
-
-
-
-
-
-
-
-
-
搜索结果
11 条记录 (耗时 0.026 秒)
