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661 条记录 (耗时 0.036 秒)

    IC with cache bit memory in series with scan segment
    1.
    发明授权
    IC with cache bit memory in series with scan segment 有权
    IC与缓存位存储器与扫描段串联

    公开(公告)号：US06898749B2

    公开(公告)日：2005-05-24

    申请号：US09955542

    申请日：2001-09-18

    申请人： Lee D. Whetsel ,  Joel J. Graber

    发明人： Lee D. Whetsel ,  Joel J. Graber

    IPC分类号： G01R31/317 ,  G01R31/3185 ,  G01R31/28

    CPC分类号： G01R31/318544 ,  G01R31/31721 ,  G01R31/3177 ,  G01R31/318541 ,  G01R31/318547 ,  G01R31/318575 ,  G01R31/31858 ,  G01R31/318586

    摘要： Low power delay test capabilities in Scan and Scan-BIST architectures occur by inserting a first cache bit memory between the scan input lead and the serial input to a first scan path segment. When the first segment is serially loaded, the last test bit remains in the first cache bit memory. When a last scan path segment is serially loaded and when the last bit is loaded into the last scan path segment, the last bit in the first cache bit memory is simultaneously loaded into the first scan path segment. This presents the desired stimulus signals to the logic circuits. The next clock signal to the scan path segments then captures the response from the logic circuits.

    摘要翻译： 扫描和扫描BIST架构中的低功耗延迟测试功能是通过将扫描输入引线和串行输入之间的第一个高速缓存位存储器插入到第一个扫描路径段来实现的。 当第一段被串行加载时，最后一个测试位保留在第一个高速缓存位存储器中。 当最后一个扫描路径段被串行加载，并且当最后一个位被加载到最后一个扫描路径段时，第一个高速缓存位存储器中的最后一位被同时加载到第一个扫描路径段中。 这向逻辑电路呈现所需的刺激信号。 到扫描路径段的下一个时钟信号然后捕获来自逻辑电路的响应。

    Segmented scan paths with cache bit memory inputs
    4.
    发明授权
    Segmented scan paths with cache bit memory inputs 有权
    具有缓存位存储器输入的分段扫描路径

    公开(公告)号：US08015464B2

    公开(公告)日：2011-09-06

    申请号：US12204267

    申请日：2008-09-04

    申请人： Lee D. Whetsel ,  Joel J. Graber

    发明人： Lee D. Whetsel ,  Joel J. Graber

    IPC分类号： G01R31/28

    CPC分类号： G01R31/318544 ,  G01R31/31721 ,  G01R31/3177 ,  G01R31/318541 ,  G01R31/318547 ,  G01R31/318575 ,  G01R31/31858 ,  G01R31/318586

    摘要： Scan and Scan-BIST architectures are commonly used to test digital circuitry in integrated circuits. The present disclosure improves upon low power Scan and Scan-BIST methods. The improvement allows the low power Scan and Scan-BIST architectures to achieve a delay test capability equally as effective as the delay test capabilities used in conventional scan and Scan-BIST architectures.

    摘要翻译： 扫描和扫描BIST架构通常用于测试集成电路中的数字电路。 本公开改进了低功率扫描和扫描BIST方法。 该改进允许低功耗扫描和扫描BIST架构实现与传统扫描和Scan-BIST架构中使用的延迟测试功能一样有效的延迟测试功能。

    TAP test clock control circuitry connected to device address port
    9.
    发明授权
    TAP test clock control circuitry connected to device address port 有权
    TAP测试时钟控制电路连接到设备地址端口

    公开(公告)号：US09046575B2

    公开(公告)日：2015-06-02

    申请号：US13596889

    申请日：2012-08-28

    申请人： Lee D. Whetsel

    发明人： Lee D. Whetsel

    IPC分类号： G01R31/3185

    CPC分类号： G01R31/3177 ,  G01R31/31723 ,  G01R31/31727 ,  G01R31/318555 ,  G01R31/318572

    摘要： The disclosure describes a novel method and apparatus for making device TAPs addressable to allow device TAPs to be accessed in a parallel arrangement without the need for having a unique TMS signal for each device TAP in the arrangement. According to the disclosure, device TAPs are addressed by inputting an address on the TDI input of devices on the falling edge of TCK. An address circuit within the device is associated with the device's TAP and responds to the address input to either enable or disable access of the device's TAP.

    摘要翻译： 本公开描述了一种用于使设备TAP可寻址以允许以并行布置访问设备TAP的新颖的方法和装置，而不需要在该布置中为每个设备TAP具有唯一的TMS信号。 根据本公开，通过在TCK的下降沿的设备的TDI输入上输入地址来寻址设备TAP。 设备内的地址电路与设备的TAP相关联，并响应地址输入以启用或禁用设备的TAP访问。

    JTAG shadow protocol circuit with detection, command and address circuits
    10.
    发明授权
    JTAG shadow protocol circuit with detection, command and address circuits 有权
    JTAG阴影协议电路具有检测，命令和地址电路

    公开(公告)号：US08839060B2

    公开(公告)日：2014-09-16

    申请号：US13488956

    申请日：2012-06-05

    申请人： Lee D. Whetsel

    发明人： Lee D. Whetsel

    IPC分类号： G01R31/28 ,  G01R31/3185 ,  G01R31/302

    CPC分类号： G01R31/31713 ,  G01R31/2815 ,  G01R31/2851 ,  G01R31/2884 ,  G01R31/3025 ,  G01R31/31703 ,  G01R31/31725 ,  G01R31/31727 ,  G01R31/3177 ,  G01R31/318558

    摘要： The disclosure describes a process and apparatus for accessing devices on a substrate. The substrate may include only full pin JTAG devices (504), only reduced pin JTAG devices (506), or a mixture of both full pin and reduced pin JTAG devices. The access is accomplished using a single interface (502) between the substrate (408) and a JTAG controller (404). The access interface may be a wired interface or a wireless interface and may be used for JTAG based device testing, debugging, programming, or other type of JTAG based operation.

    摘要翻译： 本公开描述了用于访问基板上的设备的过程和设备。 衬底可以仅包括全引脚JTAG器件（504），只有减少的引脚JTAG器件（506），或者是完全引脚和降低引脚JTAG器件的混合。 使用在基板（408）和JTAG控制器（404）之间的单个接口（502）来实现访问。 访问接口可以是有线接口或无线接口，并且可以用于基于JTAG的设备测试，调试，编程或其他类型的基于JTAG的操作。