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    Flexible accumulator in digital signal processing circuitry
    7.
    发明申请
    Flexible accumulator in digital signal processing circuitry 失效
    灵活的累加器在数字信号处理电路中

    公开(公告)号：US20050187997A1

    公开(公告)日：2005-08-25

    申请号：US10783789

    申请日：2004-02-20

    申请人： Leon Zheng ,  Martin Langhammer ,  Nitin Prasad ,  Greg Starr ,  Chiao Hwang ,  Kumara Tharmalingam

    发明人： Leon Zheng ,  Martin Langhammer ,  Nitin Prasad ,  Greg Starr ,  Chiao Hwang ,  Kumara Tharmalingam

    IPC分类号： G06F7/38 ,  G06F7/544

    CPC分类号： G06F7/5443 ,  G06F2207/3884

    摘要： A multiplier-accumulator (MAC) block can be programmed to operate in one or more modes. When the MAC block implements at least one multiply-and-accumulate operation, the accumulator value can be zeroed without introducing clock latency or initialized in one clock cycle. To zero the accumulator value, the most significant bits (MSBs) of data representing zero can be input to the MAC block and sent directly to the add-subtract-accumulate unit. Alternatively, dedicated configuration bits can be set to clear the contents of a pipeline register for input to the add-subtract-accumulate unit. The least significant bits (LSBs) can be tied to ground and sent along the feedback path. To initialize the accumulator value, the MSBs of the initialization value can be input to the MAC block and sent directly to the add-subtract-accumulate unit. The LSBs can be sent to another multiplier that performs a multiply-by-one operation before being sent to the add-subtract-accumulate unit.

    摘要翻译： 乘法器累加器（MAC）块可以编程为在一个或多个模式下运行。 当MAC块实现至少一个乘法和累加操作时，累加器值可以归零，而不会引入时钟延迟或在一个时钟周期内初始化。 为了使累加器值为零，代表零的数据的最高有效位（MSB）可以输入到MAC块，并直接发送到加减法累加单元。 或者，可以设置专用配置位以清除流水线寄存器的内容，以输入到加法累加单元。 最低有效位（LSB）可以连接到地并沿反馈路径发送。 要初始化累加器值，初始化值的MSB可以输入到MAC块，并直接发送到加减法累加单元。 可以将LSB发送到另一个乘法器，该乘法器在发送到加减法累加单元之前执行乘法运算。

    Flexible accumulator in digital signal processing circuitry
    8.
    发明授权
    Flexible accumulator in digital signal processing circuitry 有权
    灵活的累加器在数字信号处理电路中

    公开(公告)号：US09170775B2

    公开(公告)日：2015-10-27

    申请号：US12683686

    申请日：2010-01-07

    申请人： Leon Zheng ,  Martin Langhammer ,  Nitin Prasad ,  Greg Starr ,  Chiao Kai Hwang ,  Kumara Tharmalingam

    发明人： Leon Zheng ,  Martin Langhammer ,  Nitin Prasad ,  Greg Starr ,  Chiao Kai Hwang ,  Kumara Tharmalingam

    IPC分类号： G06F7/38 ,  G06F7/544

    CPC分类号： G06F7/5443 ,  G06F2207/3884

    摘要： A multiplier-accumulator (MAC) block can be programmed to operate in one or more modes. When the MAC block implements at least one multiply-and-accumulate operation, the accumulator value can be zeroed without introducing clock latency or initialized in one clock cycle. To zero the accumulator value, the most significant bits (MSBs) of data representing zero can be input to the MAC block and sent directly to the add-subtract-accumulate unit. Alternatively, dedicated configuration bits can be set to clear the contents of a pipeline register for input to the add-subtract-accumulate unit.

    摘要翻译： 乘法器累加器（MAC）块可以编程为在一个或多个模式下运行。 当MAC块实现至少一个乘法和累加操作时，累加器值可以归零，而不会引入时钟延迟或在一个时钟周期内初始化。 为了使累加器值为零，代表零的数据的最高有效位（MSB）可以输入到MAC块，并直接发送到加减法累加单元。 或者，可以设置专用配置位以清除流水线寄存器的内容，以输入到加法累加单元。

    FLEXIBLE ACCUMULATOR IN DIGITAL SIGNAL PROCESSING CIRCUITRY
    9.
    发明申请
    FLEXIBLE ACCUMULATOR IN DIGITAL SIGNAL PROCESSING CIRCUITRY 审中-公开
    数字信号处理电路中的灵活累加器

    公开(公告)号：US20100169404A1

    公开(公告)日：2010-07-01

    申请号：US12683686

    申请日：2010-01-07

    申请人： Leon Zheng ,  Martin Langhammer ,  Nitin Prasad ,  Greg Starr ,  Chiao Kai Hwang ,  Kumara Tharmalingam

    发明人： Leon Zheng ,  Martin Langhammer ,  Nitin Prasad ,  Greg Starr ,  Chiao Kai Hwang ,  Kumara Tharmalingam

    IPC分类号： G06F7/44 ,  G06F7/42

    CPC分类号： G06F7/5443 ,  G06F2207/3884

    摘要： A multiplier-accumulator (MAC) block can be programmed to operate in one or more modes. When the MAC block implements at least one multiply-and-accumulate operation, the accumulator value can be zeroed without introducing clock latency or initialized in one clock cycle. To zero the accumulator value, the most significant bits (MSBs) of data representing zero can be input to the MAC block and sent directly to the add-subtract-accumulate unit. Alternatively, dedicated configuration bits can be set to clear the contents of a pipeline register for input to the add-subtract-accumulate unit.

    摘要翻译： 乘法器累加器（MAC）块可以编程为在一个或多个模式下运行。 当MAC块实现至少一个乘法和累加操作时，累加器值可以归零，而不会引入时钟延迟或在一个时钟周期内初始化。 为了使累加器值为零，代表零的数据的最高有效位（MSB）可以输入到MAC块，并直接发送到加减法累加单元。 或者，可以设置专用配置位以清除流水线寄存器的内容，以输入到加法累加单元。

    Flexible accumulator in digital signal processing circuitry
    10.
    发明授权
    Flexible accumulator in digital signal processing circuitry 失效
    灵活的累加器在数字信号处理电路中

    公开(公告)号：US07660841B2

    公开(公告)日：2010-02-09

    申请号：US10783789

    申请日：2004-02-20

    申请人： Leon Zheng ,  Martin Langhammer ,  Nitin Prasad ,  Greg Starr ,  Chiao Kai Hwang ,  Kumara Tharmalingam

    发明人： Leon Zheng ,  Martin Langhammer ,  Nitin Prasad ,  Greg Starr ,  Chiao Kai Hwang ,  Kumara Tharmalingam

    IPC分类号： G06F7/38

    CPC分类号： G06F7/5443 ,  G06F2207/3884

    摘要： A multiplier-accumulator (MAC) block can be programmed to operate in one or more modes. When the MAC block implements at least one multiply-and-accumulate operation, the accumulator value can be zeroed without introducing clock latency or initialized in one clock cycle. To zero the accumulator value, the most significant bits (MSBs) of data representing zero can be input to the MAC block and sent directly to the add-subtract-accumulate unit. Alternatively, dedicated configuration bits can be set to clear the contents of a pipeline register for input to the add-subtract-accumulate unit.

    摘要翻译： 乘法器累加器（MAC）块可以编程为在一个或多个模式下运行。 当MAC块实现至少一个乘法和累加操作时，累加器值可以归零，而不会引入时钟延迟或在一个时钟周期内初始化。 为了使累加器值为零，代表零的数据的最高有效位（MSB）可以输入到MAC块，并直接发送到加减法累加单元。 或者，可以设置专用配置位以清除流水线寄存器的内容，以输入到加法累加单元。