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    VACUUM PANEL WITH BALANCED VACUUM AND PRESSURE RESPONSE
    1.
    发明申请
    VACUUM PANEL WITH BALANCED VACUUM AND PRESSURE RESPONSE 有权
    具有平衡真空和压力响应的真空面板

    公开(公告)号：US20120205341A1

    公开(公告)日：2012-08-16

    申请号：US13028244

    申请日：2011-02-16

    申请人： Luke A. Mast ,  Bradley S. Philip ,  Pankaj Kumar ,  David Downing

    发明人： Luke A. Mast ,  Bradley S. Philip ,  Pankaj Kumar ,  David Downing

    IPC分类号： B65D90/02

    CPC分类号： B65D1/42 ,  B65D1/0223 ,  B65D23/102 ,  B65D79/005

    摘要： A container comprising a finish, a sidewall portion extending from the finish, a base portion extending from the sidewall portion and enclosing the sidewall portion to form a volume therein for retaining a commodity, and a panel area disposed in the sidewall portion. The panel area having a belt land portion and a pair of inset portions in mirrored arrangement relative to the belt land portion.

    摘要翻译： 一种容器，其特征在于，包括一个整理剂，一个侧面部分，从顶部延伸出来;一个基部，从该侧壁部分延伸并包围该侧壁部分，以便在其中形成用于保持一个商品的容积;以及一个设置在侧壁部分中的面板区域。 所述面板区域具有皮带接合部分和相对于所述皮带接合部分以镜面布置的一对插入部分。

    Container having vacuum panel with balanced vacuum and pressure response
    2.
    发明授权
    Container having vacuum panel with balanced vacuum and pressure response 有权
    容器具有平衡真空和压力响应的真空面板

    公开(公告)号：US08556097B2

    公开(公告)日：2013-10-15

    申请号：US13028244

    申请日：2011-02-16

    申请人： Luke A. Mast ,  Bradley S. Philip ,  Pankaj Kumar ,  David Downing

    发明人： Luke A. Mast ,  Bradley S. Philip ,  Pankaj Kumar ,  David Downing

    IPC分类号： B65D90/02 ,  B65D6/38 ,  B65D88/12

    CPC分类号： B65D1/42 ,  B65D1/0223 ,  B65D23/102 ,  B65D79/005

    摘要： A container having a finish, a sidewall portion extending from the finish, a base portion extending from the sidewall portion and enclosing the sidewall portion to form a volume therein for retaining a commodity, and a panel area disposed in the sidewall portion. The panel area includes a belt land portion and a pair of inset portions in mirrored arrangement relative to the belt land portion, and a generally oval boundary area surrounding and containing the belt land portion and inset portions.

    摘要翻译： 具有精加工的容器，从精加工部延伸的侧壁部分，从侧壁部分延伸并包围侧壁部分以形成其中用于保持商品的体积的基部和设置在侧壁部分中的面板区域。 面板区域包括皮带接合部分和相对于皮带接合部分以镜像布置的一对插入部分，以及围绕并包含皮带接合部分和插入部分的大致椭圆形的边界区域。

    Jitter reduction in high speed low core voltage level shifter
    6.
    发明授权
    Jitter reduction in high speed low core voltage level shifter 有权
    高速低电压电平转换器的抖动降低

    公开(公告)号：US08816748B2

    公开(公告)日：2014-08-26

    申请号：US13494188

    申请日：2012-06-12

    申请人： Pankaj Kumar ,  Pramod Parameswaran ,  Makeshwar Kothandaraman

    发明人： Pankaj Kumar ,  Pramod Parameswaran ,  Makeshwar Kothandaraman

    IPC分类号： H03L5/00

    CPC分类号： H03K3/356113 ,  H03K3/013

    摘要： An apparatus comprising a level shifter circuit and a control circuit. The level shifter circuit may be configured to generate a differential output in response to (i) a first differential input, (ii) a second differential input and (iii) a first supply. The level shifter circuit comprises a first pull down transistor pair operating with the first supply. The control circuit may be configured to generate the second differential input in response to (i) the first differential input and (ii) a second supply. The control circuit generally comprises a second pull down transistor pair operating with the second supply. The first supply has a higher voltage than the second supply.

    摘要翻译： 一种包括电平移位器电路和控制电路的装置。 电平移位器电路可以被配置为响应于（i）第一差分输入，（ii）第二差分输入和（iii）第一电源而产生差分输出。 电平移位器电路包括与第一电源一起工作的第一下拉晶体管对。 控制电路可以被配置为响应于（i）第一差分输入和（ii）第二电源而产生第二差分输入。 控制电路通常包括与第二电源一起工作的第二下拉晶体管对。 第一个电源具有比第二个电源更高的电压。

    JITTER REDUCTION IN HIGH SPEED LOW CORE VOLTAGE LEVEL SHIFTER
    7.
    发明申请
    JITTER REDUCTION IN HIGH SPEED LOW CORE VOLTAGE LEVEL SHIFTER 有权
    高速低电压电平变换器中的抖动减少

    公开(公告)号：US20130328611A1

    公开(公告)日：2013-12-12

    申请号：US13494188

    申请日：2012-06-12

    申请人： Pankaj Kumar ,  Pramod Parameswaran ,  Makeshwar Kothandaraman

    发明人： Pankaj Kumar ,  Pramod Parameswaran ,  Makeshwar Kothandaraman

    IPC分类号： H03L5/00

    CPC分类号： H03K3/356113 ,  H03K3/013

    摘要： An apparatus comprising a level shifter circuit and a control circuit. The level shifter circuit may be configured to generate a differential output in response to (i) a first differential input, (ii) a second differential input and (iii) a first supply. The level shifter circuit comprises a first pull down transistor pair operating with the first supply. The control circuit may be configured to generate the second differential input in response to (i) the first differential input and (ii) a second supply. The control circuit generally comprises a second pull down transistor pair operating with the second supply. The second supply has a higher voltage than the first supply.

    摘要翻译： 一种包括电平移位器电路和控制电路的装置。 电平移位器电路可以被配置为响应于（i）第一差分输入，（ii）第二差分输入和（iii）第一电源而产生差分输出。 电平移位器电路包括与第一电源一起工作的第一下拉晶体管对。 控制电路可以被配置为响应于（i）第一差分输入和（ii）第二电源而产生第二差分输入。 控制电路通常包括与第二电源一起工作的第二下拉晶体管对。 第二个电源具有比第一个电源更高的电压。

    Hybrid impedance compensation in a buffer circuit
    8.
    发明授权
    Hybrid impedance compensation in a buffer circuit 有权
    缓冲电路中的混合阻抗补偿

    公开(公告)号：US08598941B2

    公开(公告)日：2013-12-03

    申请号：US13165195

    申请日：2011-06-21

    申请人： Dipankar Bhattacharya ,  Ashish V. Shukla ,  John Christopher Kriz ,  Makeshwar Kothandaraman ,  Pankaj Kumar ,  Pramod Parameswaran

    发明人： Dipankar Bhattacharya ,  Ashish V. Shukla ,  John Christopher Kriz ,  Makeshwar Kothandaraman ,  Pankaj Kumar ,  Pramod Parameswaran

    IPC分类号： H01L37/00

    CPC分类号： H03F3/3022 ,  H03F1/308 ,  H03F1/56 ,  H03F2200/447

    摘要： A compensation circuit for controlling a variation in output impedance of at least one buffer circuit includes a monitor circuit and a control circuit coupled with the monitor circuit. The monitor circuit includes a pull-up portion including at least one PMOS transistor and a pull-down portion comprising at least one NMOS transistor. The monitor circuit is configured to track an operation of an output stage of the buffer circuit and is operative to generate at least a first control signal indicative of a status of at least one characteristic of corresponding pull-up and pull-down portions in the output stage of the buffer circuit over variations in PVT conditions to which the buffer circuit may be subjected. The control circuit is operative to generate a set of digital control bits as a function of the first control signal. The set of digital control bits is operative to compensate the pull-up and pull-down portions in the output stage of the buffer circuit over prescribed variations in PVT conditions.

    摘要翻译： 用于控制至少一个缓冲电路的输出阻抗变化的补偿电路包括监视电路和与监视器电路耦合的控制电路。 监视器电路包括上拉部分，其包括至少一个PMOS晶体管和包括至少一个NMOS晶体管的下拉部分。 监视器电路被配置为跟踪缓冲电路的输出级的操作，并且可操作地产生至少第一控制信号，该第一控制信号指示输出中相应的上拉和下拉部分的至少一个特性的状态 缓冲电路的阶段与缓冲电路可能受到的PVT条件的变化有关。 控制电路用于产生作为第一控制信号的函数的一组数字控制位。 该组数字控制位可用来补偿缓冲电路的输出级中的上拉和下拉部分超过规定的PVT条件变化。

    Method of and system for malicious software detection using critical address space protection
    9.
    发明授权
    Method of and system for malicious software detection using critical address space protection 有权
    使用关键地址空间保护的恶意软件检测方法和系统

    公开(公告)号：US08515075B1

    公开(公告)日：2013-08-20

    申请号：US12322220

    申请日：2009-01-29

    申请人： Suman Saraf ,  Sharad Agrawal ,  Pankaj Kumar

    发明人： Suman Saraf ,  Sharad Agrawal ,  Pankaj Kumar

    IPC分类号： G06F21/00

    CPC分类号： G06F21/566

    摘要： A method of identifying malicious code based on identifying software executing out of writable memory of the computer system. In one embodiment, the identification of the malicious code occurs when the code accesses a predetermined memory address. This address can reside in the address space of an application, a library, or an operating system component. In one embodiment, the access to the predetermined address generates an exception invoking exception handling code. The exception handling code checks the memory attributes of the code that caused the exception and determines whether the code was running in writeable memory.

    摘要翻译： 基于识别从计算机系统的可写入存储器执行的软件来识别恶意代码的方法。 在一个实施例中，当代码访问预定的存储器地址时，发生恶意代码的识别。 该地址可以驻留在应用程序，库或操作系统组件的地址空间中。 在一个实施例中，对预定地址的访问生成异常调用异常处理代码。 异常处理代码检查导致异常的代码的内存属性，并确定代码是否在可写内存中运行。

    High voltage input receiver with hysteresis using low voltage transistors
    10.
    发明授权
    High voltage input receiver with hysteresis using low voltage transistors 有权
    使用低压晶体管的具有迟滞的高压输入接收器

    公开(公告)号：US08482329B2

    公开(公告)日：2013-07-09

    申请号：US12188227

    申请日：2008-08-08

    申请人： Vani Deshpande ,  Anuroop Iyengar ,  Pramod Elamannu Parameswaran ,  Pankaj Kumar

    发明人： Vani Deshpande ,  Anuroop Iyengar ,  Pramod Elamannu Parameswaran ,  Pankaj Kumar

    IPC分类号： H03K3/00

    CPC分类号： H03K5/2481 ,  H03K3/3565

    摘要： A high voltage input receiver with hysteresis using low voltage transistors is disclosed. In one embodiment, an input receiver circuit includes a hysteresis comparator circuit, based on a plurality of low voltage transistors, for generating a first output voltage by comparing an external voltage and a reference voltage and a stress protection circuit for preventing the plurality of low voltage transistors of the hysteresis comparator circuit from exceeding their reliability limits. In addition, the reference voltage is used to set a positive trip point and a negative trip point. Moreover, the input receiver circuit includes a source follower circuit for transferring the first output voltage to an output node of the source follower circuit from a voltage level of a VDDIO to a voltage level of a VDD.

    摘要翻译： 公开了一种使用低压晶体管的具有滞后的高压输入接收器。 在一个实施例中，输入接收器电路包括基于多个低压晶体管的滞后比较器电路，用于通过比较外部电压和参考电压产生第一输出电压，以及用于防止多个低电压的应力保护电路 迟滞比较器电路的晶体管超过其可靠性限制。 此外，参考电压用于设置正跳变点和负跳变点。 此外，输入接收器电路包括源极跟随器电路，用于将源极跟随器电路的输出节点的第一输出电压从VDDIO的电压电平转换到VDD的电压电平。